具有纳米压印的图案的存储器装置及其制造方法与流程

本公开的实施例总体上涉及一种半导体制造的存储器装置，并且更特别地，涉及一种具有互联到常规加工的电路的纳米压印的图案的存储器装置。

背景技术：

存储器装置的半导体制造允许通过在非常微小的几何尺寸上构造数据位的阵列来实现高密度。传统地，光刻法已经被用来构造这些阵列。然而，光刻法具有其缺点。光刻法工具造价昂贵，每个工具经常耗费数千万美元。

已经提出光刻法的替换方案。一个这样的替换方案是纳米压印光刻法。纳米压印光刻法允许小至10纳米及以下的特征构造的复制。纳米压印过程包含将图案压印到聚合物中，所述图案然后可以用来将特征构造图案化在半导体晶片上。纳米压印光刻法具有相对低廉的成本。然而，由于聚合物的半流体性质，对准精度无法匹配压印的特征构造的微小尺寸，并且造成对准误差。

因此，需要一种方法，其能够允许纳米压印的益处，同时能够成本高效地将这样的纳米压印的图案互联到晶片中的传统加工的电路。

技术实现要素：

本公开的实施例总体上涉及一种存储器装置及其制造方法，所述存储器装置具有互联到常规加工的电路的纳米压印的图案。存储器装置包含多个导电迹线，具有多个导电垫的基板、以及多个导电柱。每个导电垫尺寸化为考虑到纳米压印工艺中固有的对准误差。每个导电柱联接到导电迹线与导电垫之间，所述导电迹线与导电垫允许将纳米压印光刻法的非常微小的特征构造互联到常规图案化的晶片的更大的特征构造。

在一个实施例中，公开了一种存储器装置。存储器装置包含多个导电迹线。多个导电迹线设置在公共平面中。多个导电迹线中的第一导电迹线具有第一长度。多个导电迹线中的第二导电迹线具有第二长度，并且第二长度小于第一长度。存储器装置还包含基板，所述基板具有形成在其中的多个导电垫。存储器装置还包含多个导电柱。多个导电柱中的第一导电柱联接在第一导电迹线与多个导电垫中的第一导电垫之间。多个导电柱中的第二导电柱联接在第二导电迹线与多个导电垫中的第二导电垫之间。

在另一实施例中，公开了一种存储器装置。存储器装置包含设置在公共平面中的多个导电迹线。存储器装置还包含基板，所述基板具有形成在其中的多个导电垫。多个导电垫中的第一导电垫与多个导电垫中的第二导电垫在x维度上和y维度上都间隔开。存储器装置还包含多个导电柱。多个导电柱中的第一导电柱在第一导电垫与多个导电迹线中的第一导电迹线之间延伸。多个导电柱中的第二导电柱在第二导电垫与多个导电迹线中的第二导电迹线之间延伸。

在另一实施例中，公开了一种方法。方法包含在第一层上形成一个或多个导电垫，在一个或多个导电垫之上沉积光致抗蚀剂，将代表第二层的压印光刻法印模对准到第一层，并且使用压印光刻法同时在第二层中形成一个或多个导电柱以及一个或多个导电迹线。第二层到第一层的对准包含x维度上的对准误差±δx以及y维度上的对准误差±δy。每个导电柱具有x维度上的尺寸fx以及y维度上的尺寸fy。导电垫中的每一个具有x维度上至少2δx-fx的尺寸以及y维度上至少2δy-fy的尺寸。一个或多个导电柱中的每一个与导电垫和导电迹线两者都接触。

附图说明

为了使得上面列举的本公开的特征可以被更详细地理解，将参考实施例(其中一些在附图中被图示)对上面简要概括的本公开进行更详细的描述。然而，应注意的是，附图仅图示了本公开的典型实施例，并且因此不应认为限制其范围，因为本公开可以允许其他等效的实施例。

图1是根据本文描述的一个实施例的存储器阵列的示意图。

图2是根据本文描述的一个实施例的存储器阵列的示意立体图。

图3是根据本文描述的一个实施例的图案的负像形貌图，所述图案可被用作印模，用于将具有自对准的导电柱的多个导电迹线纳米压印到基板之上。

图4a至图4e图示了根据本文描述的一个实施例的一个或多个导电迹线的俯视图，所述一个或多个导电迹线中的每一个具有互联到基板上相应的导电垫的自对准的导电柱。

图5是根据本文描述的一个实施例的晶片的截面图，所述晶片具有互联到常规加工的晶体管电路的纳米压印的图案。

为便于理解，在可能的情况下使用了相同附图标记来指代附图中共有的相同元素。应预期的是，在没有详述的情况下，一个实施例中公开的元素可以有利地应用在其他实施例中。

具体实施方式

下面，参考了本公开的实施例。然而，应理解的是，本公开不受限于具体描述的实施例。相反，无论是否涉及不同的实施例，下面的特征和元素的任意组合应预期为实施和实践本公开。此外，尽管本公开的实施例可以实现相比于其他可能的方案和/或现有技术的优点，特定的优点是否通过给定的实施例实现并不限制本公开。因此，下面的方面、特征、实施例和优点仅为示例性的，并且不应认为是所附权利要求的元素或限制，除非在(一个或多个)权利要求中明确地列举。相似地，对于“本公开”的参考不应解释为本文所公开的任意创造性主题的普遍化，并且不应认为是所附权利为要求的元素或限制，除非在(一个或多个)权利要求中明确列举。

本公开的实施例总体上涉及一种存储器装置及其制造方法，所述存储器装置具有互联到常规加工的电路的纳米压印的图案。存储器装置包含多个导电迹线，具有多个导电垫的基板、以及多个导电柱。每个导电垫尺寸化为考虑到纳米压印工艺中固有的对准误差。每个导电柱联接在导电迹线与导电垫之间，所述导电迹线与导电垫允许将纳米压印光刻法的非常微小的特征构造互联到常规图案化晶片的更大的特征构造。

图1是根据本文描述的一个实施例的存储器阵列100的示意图。存储器阵列100包含多个存储器单元102、第一多个平行线104以及第二多个平行线106。第一多个平行线104正交于第二多个平行线106分布。第一多个平行线104代表位线。第二多个平行线106代表字线。每个存储器单元102联接到位线104和字线106。共线的存储器单元102联接到一个共同的线以及一个不与其他存储器单元共有的线。

图2是根据本文描述的一个实施例的上述存储器阵列100示意立体图。第一多个平行线104设置在公共平面中。第二多个平行线106设置在间隔于第一多个平行线104上方的公共平面中。布置阵列100使得第一存储器单元102a联接到第一多个平行线104中的第一线104a。第一存储器单元102a也联接到第二多个平行线106中的第一线106a。第二存储器单元102b联接到第一线104a以及第二多个平行线106中的第二线106b。第三存储器单元102c联接到第一多个平行线104中的第二线104b。第三存储器单元102c也联接到第一线106a。第四存储器单元102d联接到第二线104b与第二线106b两者。

图3是根据本文描述的一个实施例的图案的负像形貌图，所述图案可以用作纳米压印印模300，用于将具有自对准的导电柱的多个导电迹线纳米压印到基板之上。一经印刷，多个导电迹线将被设置在公共平面中。印模300包含迹线部分302和柱部分304。迹线部分302用来压印将设置导电迹线的位置。相似地，柱部分304用来压印将形成导电柱的位置。迹线部分302和柱部分304被预对准，使得在从基板移除印模300之后，将在基板上形成导电材料，使得迹线和柱将成为自对准的。

可以通过纳米压印光刻法领域的技术人员已知的各种用于制造纳米压印印模的技术，来制造纳米压印印模300。在一个实施例中，可以通过光刻法并对反向图案的形貌图进行蚀刻，来直接形成纳米压印印模300。在另一实施例中，纳米压印印模300可以被图案化并蚀刻为正像，其可以然后被用作母体，可以从所述母体将子图案印模形成为互补的负像。在一个实施例中，使用电子束(e-beam)光刻法来制造纳米压印印模300。在另一实施例中，使用光学光刻法来制造纳米压印印模300。在一个实施例中，纳米压印印模300可以包括硅(si)。在另一实施例中，纳米压印印模300可以包括二氧化硅(si2o)。

图4a至图4e图示了根据本文描述的一个实施例的一个或多个导电迹线的俯视图，所述一个或多个导电迹线中的每一个具有互联到基板上的相应的导电垫的自对准的导电柱。

图4a图示了具有第一导电柱402的第一导电迹线400的俯视图，所述第一导电柱402将与设置在基板上的第一导电垫404互联。第一导电柱402自对准到第一导电迹线400。尽管第一导电迹线400和第一导电柱402相对于彼此不变，但产生的相对于基板的位置可能在x维度上和y维度上都改变。如图4a所示，第一导电垫404具有长度和宽度，其实质上大于第一导电柱402的长度和宽度。如下面将解释的，第一导电垫404更大，以允许印模300的失准。即使存在印模300的轻微失准，第一导电柱402仍可以形成为与第一导电垫404电接触。

图4b是具有第一导电柱402的第一导电迹线400和具有第二导电柱408的第二导电迹线406的俯视图，所述第一导电柱402和第二导电柱408将分别与第一导电垫404和第二导电垫410互联。导电垫404和导电垫410设置在基板上。在导电垫404和导电垫410之间的是x维度间隔442和y维度间隔444。x维度间隔442涉及基板几何尺寸和光刻法，而y维度间隔444涉及纳米压印几何尺寸。

在一个实施例中，第一导电迹线400具有第一长度，并且第二导电迹线406具有第二长度。第二长度小于第一长度。如上所见，导电垫404、410是交错的。通过使导电垫404、410交错，以及从而使导电柱402、408与导电迹线400、406交错，减小了装置的足印(footprint)。导电垫404、410必须以距离442在x方向上和y方向上都间隔开。距离442大于相邻的迹线400、406之间的距离444。因此，如果导电垫404、410不是交错的，则相邻的迹线400、迹406之间的距离444将必须至少等于距离442。此外，如果导电垫404、410不是交错的，则如果迹线400、406以距离444间隔开，导电垫404、410将需要重叠。重叠的导电垫404、410将本质上成为单个的、大的导电垫，其将导致无法与相应的柱402、408个体相互作用。

图4c是第一导电迹线400、第二导电迹线406、第三导电迹线412和第四导电迹线418的俯视图，所述第一导电迹线400、第二导电迹线406、第三导电迹线412和第四导电迹线418具有第一导电柱402、第二导电柱408、第三导电柱414和第四导电柱420，其将分别互联于第一导电垫404、第二导电垫410、第三导电垫416和第四导电垫422。导电垫404、410，416和422沉积在基板上。导电垫404、410、416和422中的每一个以x维度间隔442和y维度间隔444间隔开，使得导电垫404、410、416和422是交错的。

在一个实施例中，第一导电迹线400具有第一长度，第二导电迹线406具有第二长度，第三导电迹线412具有第三长度，并且第四导电迹线418具有第一长度。第二长度小于第一长度，并且第三长度小于第二长度。第一导电迹线400和第四导电迹线418的长度相等。在另一实施例中，如图4d所示，第一长度、第二长度以及第三长度相等。

图4d是第一导电迹线400、第二导电迹线406、第三导电迹线412和第四导电迹线418的俯视图，所述第一导电迹线400、第二导电迹线406、第三导电迹线412和第四导电迹线418具有第一导电柱402、第二导电柱408、第三导电柱414和第四导电柱420，其将分别互联于第一导电垫404、第二导电垫410、第三导电垫416和第四导电垫422。导电垫404、410、416和422沉积在基板上。导电垫404、410、416和422中的每一个以x维度间隔442和y维度间隔444间隔开，使得导电垫404、410、416和422是交错的。如图所示，导电柱402、408、414和420在沿导电迹线与端部间隔开的位置处连接到多个导电迹线中的导电迹线。

图4e是多个导电迹线400、406、412、418、424、430和436的俯视图，所述多个导电迹线400、406、412、418、424、430和436分别具有导电柱402、408、414、420、426、432和438。导电柱402、408、414、420、426、432和438将分别互联于导电垫404、410、416、422、428、434和440。导电垫404、410、416、422、428、434和440沉积在基板上。导电垫404、410、416、422、428、434和440中的每一个以x维度间隔442和y维度间隔444间隔开，使得导电垫404、410、416、422、428、434和440是交错的。

在一个实施例中，多个导电迹线400、406、412、418、424、430和436中的每一个具有长度。第二导电迹线406具有的长度小于第一导电迹线400的长度。第三导电迹线412具有的长度小于第二导电迹线406的长度。第四导电迹线418具有的长度等于第一导电迹线400的长度。第五导电迹线424具有的长度等于第二导电迹线406的长度。第六导电迹线430具有的长度等于第三导电迹线412的长度。第七导电迹线436具有的长度等于第四导电迹线418的长度。在另一实施例中，多个导电迹线400、406、412、418、424、430和436中的每一个具有相等的长度。

在一个实施例中，导电柱402、408、414、420、426、432和438的宽度等于相应的导电迹线400、406、412、418、424、430和436的宽度。

在一个实施例中，导电柱402、408、414、420、426、432和438连接在相应的导电迹线400、406、412、418、424、430和436的端部处。在另一实施例中，如图4d所示，导电柱402、408、414、420、426、432和438在沿导电迹线与端部间隔开的位置处连接到相应的导电迹线400、406、412、418、424、430和436。

在一个实施例中，导电迹线400、406、412、418、424、430和436与导电柱402、408、414、420、426、432和438的允许的对准误差在x维度上是±δx并且在y维度上的对准误差是±δy。

在一个实施例中，导电垫404、410、416、422、428、434和440中的每一个具有长度和宽度，其大于导电柱402、408、414、420、426、432和438的长度和宽度。在另一实施例中，导电垫404、410、416、422、428、434和440具有2δx的长度和2δy的宽度。在另一实施例中，导电柱402、408、414、420、426、432和438具有f的长度和宽度。相应地，导电垫404、410、416、422、428、434和440具有2δx+f的长度以及2δy+f的宽度。在另一实施例中，导电柱402、408、414、420、426、432和438具有fx的宽度和fy的长度。相应地，导电垫404、410、416、422、428、434和440可以具有2δx+fx的调整长度和2δy+fy的调整宽度。在又一实施例中，通过用来形成导电迹线400、406、412、418、424、430和436以及导电柱402、408、414、420、426、432和438的压印光刻法的对准公差，来确定导电垫404、410、416、422、428、434和440的尺寸。

图5是根据本文描述的一个实施例的具有纳米压印的图案502的晶片500的截面图，所述纳米压印的图案502代表互联于常规加工的晶体管电路508的交叉点阵列。纳米压印的图案502联接到导电垫504，其进而经由导电柱506连接到常规加工的晶体管电路508。

在一个实施例中，代表交叉点阵列的纳米压印的图案502具有非常微小的几何尺寸，导电柱506具有中等的几何尺寸，并且常规加工的晶体管电路508具有中等的几何尺寸。

在一个实施例中，可以使用一个或多个晶体管来构造晶体管电路508，在这种情况下，形成的逻辑电路可以是双极电路。在另一实施例中，可以使用一个或多个晶体管来构造晶体管电路508，在这种情况下，形成的逻辑电路可以是mos电路。如果形成的逻辑电路是mos电路，晶体管电路508可以仅由nmos型晶体管组成，仅由pmos型晶体管组成，或由nmos晶体管和pmos晶体管两者(cmos晶体管)组成。纳米压印的图案502的特征构造的最小尺寸将取决于在其形成中使用的压印光刻法方法的几何尺寸能力。常规加工的晶体管电路508的最小特征构造尺寸将由用来形成诸电路的光刻工艺的几何尺寸能力决定。

在一个实施例中，光致抗蚀剂材料可以沉积在导电垫504之上。然后纳米压印的图案502可以被图印到光致抗蚀剂材料中。在另一实施例中，电介质材料可以沉积在导电垫504之上。光致抗蚀剂材料可以随后沉积在电介质材料之上，并且然后纳米压印的图案502可以被图印到光致抗蚀剂材料中。

本公开提供了一种存储器装置及其制造方法，所述存储器装置具有互联于晶片上的常规加工的电路的纳米压印的图案。纳米压印的特征构造到光刻法加工的晶片电路的互联实现了具有非常微小的几何尺寸的存储器装置的成本有效的生产。

尽管上述是针对本公开的实施例，但可以设想本公开另外的和进一步的实施例，而不背离其基本范围，并且其范围由所附的权利要求确定。