电镀的电部件、其制造方法及电系统与流程

本公开的实施例总体上涉及一种电子器件，并且更具体地，涉及一种电镀相变开关或双向阈值开关(OTS)的3D阵列。

背景技术：

相变存储器(PCM)是一种非易失性存储技术。PCM是新兴技术，存储级存储器(SCM)应用的候选，和驱逐固态存储应用中NOR及NAND闪存的强劲竞争者，以及在NAND闪存的情况下，是固态驱动器(SSD)。PCM运行是基于通过加热存储器单元(典型地基于例如Ge2Sb2Te5的硫化物)，使存储器单元在两个稳定状态(晶态与非晶态)之间切换，。为了加热存储器单元，电流流经PCM单元。

PCM单元的阵列布置为阵列，PCM单元中的每一个可以与例如双向阈值开关(OTS)的选择开关耦合。字线(WL)和位线(BL)布置为使得存储器单元中的每一个能够被编程或查询。一行PCM单元由单个的字线WL触发，并且那一行中的PCM单元中的每一个将根据所述PCM单元的状态(即根据PCM单元处于其高(非晶态)或低(晶态)电阻状态)影响它电连接到的位线BL。

技术实现要素：

本公开的某些实施例总体上涉及一种用于制造电镀的电部件的方法，包含：在基板之上沉积蚀刻停止层；在所述蚀刻停止层上沉积导电材料及绝缘材料的交替的层，以构造垂直堆叠体；穿过堆叠体蚀刻沟槽穿过垂直堆叠体，以暴露所述蚀刻停止层；形成电网络，以电连接到所述导电层的一部分；基于电部件的所需的电性能，使用电镀材料在所述沟槽中的所述导电层上电镀；在所述沟槽内的电镀材料上形成电连接，以允许穿过电连接穿过所述沟槽到所述电镀材料；以及移除所述电网络到所述导电层的连接。

本公开的某些实施例总体上涉及一种用于垂直的电镀电部件的结构，包含：设置在基板上的蚀刻停止层；堆叠体包含蚀刻停止层之上导电材料及绝缘材料的交替的层的垂直堆叠体，其中：垂直堆叠体具有至少一个穿过其形成的沟槽，基于电部件的所需的电性能，使用电镀材料电镀导电层，以在所述沟槽的侧壁上形成，所述电镀材料的形状为半球形，所述电镀材料的厚度小于所述沟槽的宽度，所述电镀材料的厚度小于所述沟槽中相邻绝缘层的厚度；以及在所述沟槽的侧壁上形成的顶部接触金属层，其中所述电镀材料在所述导电层与所述顶部接触层之间，并且其中所述顶部接触层连接到所述沟槽中其它相邻的电镀结构。

本公开的某些实施例总体上涉及一种电系统，包含；包含至少一个垂直阵列的存储器件，垂直阵列中的每一个包含多个存储器单元；电存取所述存储器件中的多个存储器单元的选择器器件；垂直地连接所述存储器单元的垂直阵列的第一金属材料；以及连接到与所述存储器单元的垂直阵列正交的平面中的导电材料的第二金属材料，并且其中所述存储器单元的垂直阵列包含：基板之上的蚀刻停止层；垂直堆叠体，所述垂直堆叠体包含所述蚀刻停止层之上的平面内绝缘体材料和所述平面内导体材料的交替的层，其中：平面内导体及绝缘体层与基板的表面平行，所述垂直堆叠体包含至少一个穿过其形成的沟槽，以及使用电镀材料电镀所述导体层，其中所述电镀材料基于电部件的所需的电性能，以在所述沟槽的侧壁上形成。

附图说明

为使本公开上面叙述的特征可以被更详细地理解，上面简要概括的本公开可以参考实施例进行更具体的描述，其中实施例中的一些在附图中图示。然而，应注意附图仅示出了本公开的典型实施例，因此不应认为局限其范畴，因为本公开可以认可其它同样有效的实施例。

图1为实例性处理系统的框图。

图2A图示根据本公开的某些实施例，具有导电材料及绝缘材料的交替的层的实例性垂直堆叠体。

图2B图示根据本公开的某些实施例，具有导电材料及绝缘材料的交替的层的两个实例性垂直堆叠体。

图2C图示根据本公开的某些实施例，具有导电材料的凹陷的层的图2B的实例性垂直堆叠体。

图2D图示根据本公开的某些实施例，图2C的实例性垂直堆叠体的透视图。

图2E图示根据本公开的某些实施例，具有耦合到导电层中的每一个的电镀材料的图2C的实例性垂直堆叠体。

图2F图示根据本公开的某些实施例，图2E的实例性垂直堆叠体的透视图。

图3图示根据本公开的某些实施例，使用导电材料及绝缘材料的交替的层的实例性存储器部件。

为了便于理解，尽可能使用相同的参考编号指示所述附图共有的相同元件。应预计在无特定说明的情况下，可以将一个实施例中公开的元件有益地用于其它实施例。

具体实施方式

下文中，参考了本公开的实施例。然而，应该理解本公开不局限于具体描述的实施例。相反，无论是否涉及不同实施例，以下特征及元件的任意组合预计将本公开实施和实现。此外，尽管本公开的实施例可以获得超过其它可能的解决方案和/或现有技术的优点，但指定的实施例是否获得特定优点并不局限本公开。因此，以下的方面、特征、实施例和优点仅是说明性的，不应认为是所附权利要求的元素或限定，除非一个或多个权利要求中明确记载。类似地，不应将参考“本发明”解释为本文公开的任意创造性主题的概括，并且不应认为是所附的权利要求的元素或限定，除非一个或多个权利要求中明确记载。

图1为具有处理器件102和存储器器件104的处理系统100的框图。存储器器件104包含以行和列的阵列形式布置的存储器单元。处理器102经由行解码器106和列解码器108与存储器单元阵列接口(interface)。通过可以沿阵列的行延伸的字线和可以沿阵列的列延伸的位线控制个体的存储器单元。存储器单元可以存在于字线与位线之间的结点(junction)。在读取/写入循环过程中，行解码器选择要读取或写入的存储器单元的行页。同样地，列解码器为读取/写入循环选择存储器单元的列地址。本公开的某些实施例中，存储器单元(例如，位于字线与位线之间的结点)中的每一个可以包含相变存储器(PCM)单元(例如，使用相变材料)或双向阈值开关(OTS)中的至少一个。

图2A-2F示出了根据本公开的某些实施例，一种电部件(例如存储器器件)的结构及其制造方法。

例如，所述方法可以包含在基板之上沉积蚀刻停止层202，其上可以沉积导体层和绝缘体层的垂直堆叠体，如图2A所示。某些实施例中，蚀刻停止层202可以由不在包含氟的等离子体(fluorine containing plasma)中蚀刻的任意材料(例如铬、磁性金属)，或者不在氟中蚀刻的氧化物(例如氧化铝)制成。在蚀刻停止层之上，可以沉积绝缘体材料204和导体材料206的交替的层，以形成垂直堆叠体。垂直堆叠体可以包含所示的交替方式的任意数量的绝缘体和导体层。某些实施例中，绝缘体材料可以是二氧化硅(SiO₂)，并且导体材料可以是掺杂硅、钼(Mo)或钨(W)。某些实施例中，绝缘体层、导体层的厚度可以相同。某些实施例中，导体层的厚度222可以小于绝缘体层的厚度224。

某些实施例中，在垂直堆叠体之上沉积硬掩模208的层，并且用作蚀刻掩模。例如，所述硬掩模可以由铬或者不在包含氟的等离子体中蚀刻的任意材料制成。

在此阶段，如图2B所示，在垂直堆叠体之中可以形成一个或多个沟槽。例如，可以在硬掩模208上将掩模层沉积为图案，留下将形成一个或多个沟槽的硬掩模层的暴露部分。使用会蚀刻暴露的硬掩模材料的蚀刻化学过程，可以移除硬掩模的暴露部分。在此阶段，仅暴露垂直堆叠体将形成沟槽的部分，而其它部分被硬掩模材料覆盖。因此，使用会蚀刻垂直堆叠体材料的蚀刻化学过程，可以在垂直堆叠体内形成至少一条沟槽210A和210B，下至蚀刻停止层，并且暴露蚀刻停止层。某些实施例中，可以使用反应离子蚀刻(RIE)工艺形成沟槽210A和210B。可选择地，可以在形成沟槽之后移除硬掩模208。

某些实施例中，现在暴露于沟槽210A和210B中的每一个的侧壁的导电层，可以从绝缘体层凹陷，如图2C所示。也就是说，导电材料层206中的每一个的水平长度226可能短于各绝缘体材料层204的水平长度228。例如，沟槽210A和210B中的每一个的侧壁可以经受等离子蚀刻工艺，其中所述等离子蚀刻工艺选择性地蚀刻导电层快于绝缘体层。因此，在导电层从沟槽壁凹陷的距离大于绝缘体层处，可以形成凹穴(recess pockets)212。凹穴允许在导体层中的每一个上形成电镀材料(如关于图2E更详细讨论的)，从而导体层中的每一个的电镀材料不与在相邻的导体层上形成的电镀材料接触。某些实施例中，可以利用慢湿蚀刻形成凹穴212。

图2D图示包含沟槽210A、210B、210C和210D(总体为210)的导体层206和绝缘体层204的垂直堆叠体的透视图。某些实施例中，沟槽210中的每一个可以是延伸穿过导体材料和绝缘体材料的垂直堆叠体并且暴露蚀刻停止层的圆锥形。某些实施例中，沟槽中的每一个暴露蚀刻停止层的平坦的表面部分，而不是在沟槽中的每一个的底部变为尖点。

如图2E所示，可以使用电镀工艺电镀导电层。电镀是使用电流还原溶解的金属阳离子的工艺，从而使它们在电极上形成贴附的金属涂层。为电镀导电层，垂直堆叠体的导电层可以耦合到用于施加电压电势到导电层的电网络，其中所述导电层在电沉积过程中充当阴极。电网络可以暂时形成以电连接所有将包含电镀材料的导电层。在导电层上形成的电镀材料中的每一个可以是电镀的器件(例如电镀的相变器件)。形成电镀材料之后，可以移除电网络，以允许可寻址的电镀的器件。此外，对于所有器件，来自基板上形成电镀材料的位置以及外部电源的电阻可能是相似的。电镀之前跨此(暂时)电网络的电阻是重要的，以确保所有电镀的结构的体积和成分相似。

取决于电镀的参数，所述电镀材料可以具有半球形横截面。因此，为简单起见，可以将所述电镀的结构的最厚部分(的厚度)视为电镀的结构的厚度。

电镀的结构的厚度可以小于沟槽的宽度，以防止相邻的电镀材料连结。此外，导电层之间的绝缘层的厚度是重要的，以防止相邻的电镀的器件在垂直方向连结。因此，电镀材料(例如电镀的器件)可以具有小于相邻绝缘层的厚度。在绝缘体层不相等的情况下，较薄的绝缘层可以限制电镀的器件的厚度。

某些实施例中，可以使用水浴电镀工艺形成电镀材料。其它实施例中，在电镀工艺过程中可以使用离子溶液。用于电镀导电层的材料(例如电沉积过程中的浴中的材料)可以是基于所需的电性能(例如，相变材料或双向阈值开关(OTS))的，如下详细讨论的。应该注意，可以移除硬掩模层，或者与任何电源断开，使得在垂直堆叠体的顶部不形成电镀材料。某些实施例中，塞中的每一个可以形成为具有相似的尺寸、厚度和成分。形成电镀材料之后，可以通过将导电层与电网络断开来将它们电隔离。

图2F为根据本公开的某些方面，图2E的垂直堆叠体的透视图。如图示的，塞220中的每一个绕沟槽210的圆周，并且沿导体层206的边缘形成。

塞220中的每一个可以连接到代表扩散屏障和欧姆连接至通孔的顶部接触条214，其中所述通孔可以在所述沟槽中形成(例如在后面的工艺步骤过程中)。接触条214可以由例如金属(例如钨、铂或铜)的导电材料制成。某些实施例中，形成接触条214之后，可以用导电材料填充沟槽。如图示的，可以经由在电镀材料220中的每一个之上和所述垂直堆叠体之上形成的导电层形成接触条214。

某些实施例中，导体层206可以不相对于绝缘体层204凹陷。例如，导体层206的水平长度与绝缘体层204的水平长度相同。电镀材料220形成在导电层上，使得它们不与相邻的导电层上形成的电镀材料接触。在塞220中的每一个之上形成接触条214。

图3示出根据本公开的某些实施例，存储器器件中的多个存储器单元。如图示的，可以连接相邻沟槽的导电层，以形成一个或多个导电材料的条218。导电条218与接触条214之间的结点216包含电镀工艺过程中形成的电镀材料，如关于图2E描述的。

如上面提出的，导电层和接触条214之间的结点216可以具有不同的电性质，取决于用来电镀导电层的材料。例如，某些实施例中，可以使用使结点216具有相变材料的电性质的材料，其中所述相变材料是例如GeSbTe、SeTe、SiTe、SbSe、SnSe、SnTe、SnSb、GeSb、GeTe、SiSb及其合金。相变材料的电性能以从阻断状态(例如，实际上为开路或高度阻抗状态)转换至电阻状态为特征，所述转换特征基于施加于相变材料的电压是否到达一定的阈值。

其它实施例中，可以使用令结点218具有双向阈值开关(OTS)的电性质的电镀材料，例如GeSeBi。OTS是双端子器件(two terminal device)，其中所述双端子器件基于施加于OTS的电压是否到达一定的阈值，从阻断状态(例如高度阻抗状态)转换至导电状态。

条218中的每一个可以连接到一个或多个选择器件(例如开关)，配置为访问多个导电层中的每一个和接触条214之间的结点216。某些实施例中，可以使用相变材料和/或OTS材料电镀暴露于沟槽中的每一个的侧壁的导电层边缘，以构造一个或多个存储器单元。可以通过与条218和接触条214耦合的部件控制存储器单元中的每一个，其提供对结点216中的每一个的访问。也就是说，结点216处的电镀材料形成垂直阵列的存储器单元，其中所述的垂直阵列中，经由使用选择器件的条218选择存储器单元中的每一个。如图示的，导电层正交于存储器单元的垂直阵列。

本文公开的PCM及OTS器件为可规模化的3D排列。应理解本文的描述不限于PCM及OTS器件，相反可应用于具有所需的电性能的任意材料。本文公开的实施例是可规模化的，但因其3D架构具有小的足印(footprint)。

尽管前文导向本公开的实施例，但在不背离其基本范围的情况下，可以设计本公开的其它及进一步的实施例，并且其范畴由随后的权利要求确定。