一种去除沟槽侧壁沉积物的方法与流程

本发明涉及半导体技术领域，具体地说，涉及一种去除沟槽侧壁沉积物的方法。

背景技术：

在半导体器件设计中，沟槽是一种常见的结构特征。如图1所示，附图标记10表示半导体材料，附图标记12和14分别表示形成在沟槽顶部和底部的金属电极，附图标记16表示沟槽侧壁。为了达到功能优化和降低成本的目的，这些沟槽结构中，沟槽的顶部和底部的尺寸a、c都是越小越好，往往达到相关光刻或者干法刻蚀工艺的极限。

在某些沟槽结构中，沟槽的顶部、侧壁和底部可能需要连接不同的电极，在器件应用中被赋予不同的电位。因此它们之间需要具备良好的电绝缘性。如图2所示的JFET器件中，在N型半导体材料20中形成沟槽，沟槽的顶部上的金属电极22可以是源极，底部上的金属电极24可能是栅极，附图标记26和28分别表示JFET器件的P型掺杂区和N型掺杂区。栅源之间需要至少承受15V的典型开关电压差，侧壁附着的金属可能会导致栅源导通或者漏电，器件失效。

由于沟槽顶部和底部的尺寸都已经是工艺的极限，要在上面放置金属电极就成为挑战。为了减少电阻，这两个金属电极需要尽量占据沟槽顶部和底部的全部面积，又不能互相接触而破坏电绝缘。为了解决这一问题，人们提出了所谓的“自对准”工艺方法，利用器件表面的几何特征，一次性地，同时沉积沟槽顶部和底部的金属。

以上的“自对准”工艺方法，缺陷是容易在侧壁上也同时沉积金属，造成例如源栅之间的短路或者漏电。为了避免这种现象，一般选用方向性强的金属蒸发沉积，同时最理想的情况是让沟槽剖面呈现倒梯形，如图3所示，其中半导体以附图标记30表示，金属30和32分别形成在在倒梯形沟槽的底部和顶部。然而在一些情况下，实现倒梯形并不容易，比如碳化硅材料的硬度很大，刻蚀难度很高，能够得到接近垂直的侧壁就已经很困难。实际上，源栅之间的短路或者漏电，往往是碳化硅JFET器件最主要的良率损失来源。

因此，仍需要找到一种可以在“自对准”工艺中，避免沟槽侧壁残留金属的方法，是改善一类沟槽结构器件工艺的良率和可靠性的关键。

技术实现要素：

本发明利用半导体器件前道工艺中常见的不同方向性的介质沉积和刻蚀工艺组合，来去除沟槽侧壁残留沉积物。

为此，本发明提供一种去除沟槽侧壁沉积物的方法，其特征在于，包括：

S1、在形成有金属的沟槽表面上使用方向性强的沉积工艺形成介质；

S2、使用方向性弱的刻蚀工艺去除沟槽侧壁上的介质，露出侧壁上的金属；

S3、使用方向性弱的刻蚀工艺去除沟槽侧壁上露出的金属；以及

S4、去除沟槽顶部和底部残留的介质，露出沟槽顶部和底部的金属。

在一个具体实施例中，在S1中形成的金属是使用方向性强的沉积工艺形成的。

在一个具体实施例中，所述方向性强的沉积工艺为准直溅射或蒸发。

在一个具体实施例中，在S1中，使用有显著下电极功率的PECVD和准直溅射中的一个形成所述介质。

在一个具体实施例中，在S2中，使用湿法刻蚀工艺去除所述沟槽侧壁上的介质。

在一个具体实施例中，在S3中，使用倾斜反应离子刻蚀去除露出的金属。

在一个具体实施例中，在S4中，使用缓冲氧化物刻蚀液去除所述残留的介质。

在一个具体实施例中，所述沟槽是由SiC材料形成的。

附图说明

图1示出根据现有技术的典型的沟槽结构。

图2示出根据现有技术的JFET器件中沟槽结构。

图3示出根据现有技术的倒梯形沟槽的剖面结构。

图4a-e示出根据本发明的方法步骤的器件结构剖面图。

图5示出据本发明的方法步骤。

具体实施方式

为了更清楚地说明本发明，下面结合优选实施例和附图对本发明做进一步的详细说明。附图中相同的部分以相同的标记表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。

在半导体器件工艺的介质沉积步骤中，经常需要根据要求选择工艺方向性的强弱。方向性弱，指的是器件几何形状的各个表面沉积介质得厚度趋向相同，也叫做“共型性(conformal)好”或者“台阶覆盖性(step coverage)好”。方向性强，指的是器件上平表面的沉积厚度大于侧壁的沉积厚度。介质沉积的方向性强弱可以通过选择沉积工艺方法或者工艺参数来控制。比如“原子层沉积(ALD)”、“四乙基原硅酸盐(TEOS)”或者下电极功率很低的“等离子增强化学气相沉积(PECVD)”都是半导体工艺中常用的实现良好台阶覆盖性的工艺。而有显著下电极功率的“等离子增强化学气相沉积(PECVD)”、“准直溅射(collimated sputtering)”等则是常用的方向性强的介质沉积方法。

金属的沉积方法也可有方向性强弱之分，例如蒸发即为方向性强的金属沉积方法，这些均是本领域技术人员熟知的。

同理，半导体器件前道工艺中刻蚀也有方向性强弱之分。在方向性弱的刻蚀过程中，器件各个表面的刻蚀速率大致相同。在方向性强的刻蚀过程中，器件上平表面的刻蚀速率大于侧壁的刻蚀速率。刻蚀的方向性强弱同样可以通过选择刻蚀工艺方法或者工艺参数来控制。方向性弱的刻蚀方法有湿法刻蚀以及化学性强的干法刻蚀。方向性强的刻蚀方法有物理性强(强调从器件上方被电场加速的带电粒子自上而下对暴露表面的轰击)的干法刻蚀。这种物理性强的干法刻蚀常常是包含惰性气体的“反应离子(RIE)”刻蚀或者有显著下电极功率的“感应耦合等离子体(ICP)”刻蚀。

本发明利用半导体器件前道工艺中常见的不同方向性的介质/金属沉积和刻蚀工艺组合，来去除沟槽侧壁残留金属。以下结合图5和图4a-e具体说明。

如图4-a所示，在沟槽表面沉积金属。其中，附图标记40表示半导体材料，42表示所形成的金属。所述半导体材料可以为SiC。

在一个优选实施例中，使用方向性强的沉积工艺形成金属，使得侧壁上形成的金属尽可能的少，以方便后期更容易去除。

方向性好的工艺，比如准直溅射或蒸发。

如图4-b所示，在形成有金属42的沟槽表面上使用方向性强的沉积工艺形成介质44，使得沟槽底部和顶部上的介质比侧壁上的介质厚。

在一个优选实施例中，使用有显著下电极功率的PECVD和准直溅射中的一个形成介质44。

如图4-c所示，使用方向性弱的刻蚀工艺去除沟槽侧壁上的介质。

在一个示例中，使用湿法刻蚀工艺去除沟槽侧壁上的介质，露出侧壁上的金属。

由于在之前的步骤中，沟槽底部和底部的介质比侧壁上的介质厚的多，因此在使用方向性弱的刻蚀工艺去除侧壁上的介质时，合理的控制刻蚀时间，使得侧壁上的介质被去除，而沟槽顶部和底部仍留有一定厚度的介质。

如图4-d所示，使用方向性弱的刻蚀工艺去除沟槽侧壁上露出的金属。

此时，沟槽顶部和底部的金属由于有介质保护，并不受影响。

在一个优选实施例中，使用倾斜反应离子刻蚀去除露出的金属。

如图4-e所示，去除沟槽顶部和底部残留的介质，露出顶部和底部的金属。

由于金属和介质的刻蚀选择比很高，因此在该步骤中可以选用方向性强的刻蚀工艺完成，也可以选择方向性弱的刻蚀工艺完成，并不做特殊要求。

在一个优选实施例中，使用缓冲氧化物刻蚀液(BOE，Buffered Oxide Etch)来去除残留的介质。

总之，本方法的思路是在自对准金属沉积之后，首先利用方向性强的的工艺沉积一层介质，使得沟槽顶部和底部的介质厚度远大于侧壁介质厚度。然后利用方向性弱的刻蚀工艺，去除器件沟槽侧壁表面的介质，而在顶部上平表面和沟槽底部平面上，留下相当的介质厚度。接着使用方向性弱的刻蚀方法，例如湿法刻蚀清除侧壁上露出来的金属。在沟槽顶部和底部，由于残留介质的保护，其下金属得以保留。然后再用湿法或者干法刻蚀去掉残留介质，剩下沟槽顶部和底部的金属与干净的沟槽侧壁。任何一位有基本半导体工艺知识的操作员/工程师都可以轻易通过该教导领会本发明的技术方案，并通过实验开发确认相应工艺细节。

本发明特别应用在SiC器件制作工艺中，以克服SiC器件制作工艺中不易实现倒梯形沟槽的不足。

在上述实施例中，侧壁的沉积物为金属。然而，本领域技术人员，容易理解，根据本发明教导的方法，可以去除侧壁上的其它沉积物。

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。