一种优化开关特性的超结半导体器件及制造方法与流程

本发明涉及一种超结半导体器件及制造方法，尤其是一种优化开关特性的超结半导体器件及制造方法。

背景技术：

在中高压功率半导体器件领域，超结结构（Super Junction）已经被广泛采用，对比传统功率MOSFET器件，超结结构MOSFET器件能获得更加优异的器件耐压与导通电阻的折中关系。超结结构形成于半导体器件的漂移区内，形成于述漂移区内的超结结构包括N导电类型柱（N柱）和P导电类型柱（P柱），N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。N柱具有N导电类型杂质，P柱具有P导电类型杂质，且N柱的杂质量与P柱的杂质量保持一致。当具有超结结构的MOSFET器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压；当器件导通时，由于超结器件漂移区的电阻率更低，所以超结器件的导通电阻可以较普通器件大幅度降低，超结MOSFET器件的导通电阻较普通VDMOS器件可以降低70%左右。

在器件开关过程中，由于超结结构中的P柱和N柱仅需要较低的漏极耐压（Vds）就会分别耗尽，导致器件开关过程中dV/dt较普通VDMOS明显偏大。此外，由于超结MOSFET芯片面积较同规格的普通VDMOS小50%左右，相应的寄生电容（如Ciss）也要相应变小，进一步加剧了开关过程中dV/dt的增加。在实际应用中，dV/dt的增加会导致较高的方向电压尖峰，增加系统电磁干扰EMI，严重的情况下甚至导致器件烧毁。

在超结MOSFET的实际应用中，为降低器件开关过程中dV/dt的大小，改善器件开关特性，一般会采用在超结MOSFET周边增加分立的电阻、电容等方式，但这些周边器件的增加，会导致系统成本的上升，同时也会降低系统可靠性。

由此可见，一种优化开关特性的器件结构，且与现有制造工艺相兼容的超结半导体器件结构和制造方法是非常必要的。

技术实现要素：

本发明的目的是克服现有技术中存在的不足，提供一种优化开关特性的超结半导体器件及其制造方法，该器件制造方法与现有半导体工艺兼容，且集成电容区的引入可以有效的增加器件Ciss，降低反馈、输入电容比Crss/Ciss，进而改善器件的开关特性，降低开关过程的dV/dt。

为实现以上技术目的，本发明的技术方案是：一种优化开关特性的超结半导体器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底及位于第一导电类型衬底上且邻接的第一导电类型漂移区，所述第一导电类型漂移区的上表面为半导体基板的第一主面，所述第一导电类型衬底的下表面为半导体基板的第二主面；所述第一导电类型漂移区内设置有若干超结结构，所述超结结构由第一导电类型柱和第二导电类型柱交替排布而成，所述第一导电类型柱和第二导电类型柱沿着第一主面指向第二主面的方向延伸；在第一导电漂移区内的第二导电类型柱上设有第二导电类型体区，且第二导电类型体区设于第一导电漂移区内，所述第二导电类型体区内设有第一导电类型源区，所述第一导电类型源区设置在第二导电类型体区的两侧，所述第二导电类型体区之间设有栅沟槽，且第二导电类型体区内的第一导电类型源区与栅沟槽邻接，所述栅沟槽内设有栅氧化层和栅电极，栅沟槽上覆盖有第二绝缘介质层，所述栅电极被栅氧化层和第二绝缘介质层包裹；半导体基板的第一主面上设置源极金属，所述源极金属与第二导电类型体区、第一导电类型源区欧姆接触，半导体基板的第二主面下设置漏极金属，所述漏极金属与第一导电类型衬底欧姆接触，其特征在于：在半导体基板的第一主面上设有若干个集成电容区，所述集成电容区包括栅电容板、第一绝缘介质层、和第二导电类型体区；在集成电容区截面方向上，第一绝缘介质层与半导体基板相邻区域均为第二导电类型体区；所述第一绝缘介质层上设有栅电容板且邻接，所述栅电容板与栅电极电性连通。

进一步地，对于N型超结半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型超结半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。

进一步地，所述源极金属与栅电容板、栅电极之间通过第二绝缘介质层隔离。

进一步地，所述栅电容板与栅电极电性连通是指栅电容板与栅电极可以直接相连，或通过金属与栅电极相连。

进一步地，所述超结半导体器件为MOS器件或IGBT器件。

为实现以上技术目的，本发明还提出一种优化开关特性的超结半导体器件的利记博彩app，其特征是，包括如下步骤：

步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底及生长在第一导电类型衬底上的第一导电类型漂移区，所述第一导电类型漂移区的上表面为第一主面，第一导电类型衬底的下表面为第二主面；

步骤二. 在第一主面上淀积硬掩膜层，选择性地刻蚀硬掩膜层，形成多个用于沟槽刻蚀的硬掩膜窗口，通过硬掩膜层的掩蔽，在第一主面的表面利用各向异性刻蚀方法进行刻蚀，在第一导电类型漂移区内形成多个深沟槽，所述深沟槽从第一主面向第一导电类型漂移区延伸；

步骤三. 在深沟槽内填充第二导电类型材料，然后去除硬掩膜层，在第一导电类型漂移区中形成第一导电类型柱和第二导电类型柱交替的超结结构；

步骤四. 通过光刻版的遮挡，在半导体基板的第一主面上选择性注入第二导电类型离子，然后推阱，形成第二导电类型体区；

步骤五. 在第二导电类型体区之间的半导体基板的第一主面上进行刻蚀，形成栅沟槽，然后生长一层氧化层，在栅沟槽内形成栅氧化层，在第二导电类型体区上形成第一绝缘介质层；

步骤六. 在第一主面上淀积一层导电半导体层，通过光刻版的遮挡，对导电半导体层进行选择性刻蚀，保留栅沟槽内的导电半导体层形成栅电极；保留第一绝缘介质层上的导电半导体层形成集成电容区的栅电容板；

步骤七. 通过光刻版的遮挡，在第二导电类型体区内注入第一导电类型离子，形成第一导电类型源区；

步骤八. 在表面淀积绝缘介质层，形成第二绝缘介质层，通过光刻版的遮挡，对第二绝缘介质层进行刻蚀，第一导电类型源区和第二导电类型体区上形成接触孔，在接触孔内填充金属，形成源极金属，在半导体基板的第二主面上淀积金属，形成漏极金属。

进一步地，所述硬掩膜层的材料为LPTEOS或SiO₂或Si₃N₄。

进一步地，所述第二绝缘介质层的材料为SiO₂或BPSG。

进一步地，所述步骤五中的栅氧化层和第一绝缘介质层可以同时形成，所述步骤六中的栅电极和栅电容板可以同时形成。

从以上描述可以看出，本发明的有益效果在于：

1）在超结半导体器件结构中增加集成电容区结构，这样增加了器件的输入电容，进而降低了器件开关过程中的dV/dt的值，同时器件的输出电容和反馈电容值并不受影响；

2）本发明器件开关速度降低的同时并不增加器件的弥勒电容，因此可以有效的改善器件的开关特性，降低开关过程的dV/dt，降低器件对系统EMI的影响；

3）本发明集成电容区的形成工艺与现有半导体器件的制造工艺完全兼容；

4）本发明不增加任何工艺步骤的情况下完成了集成电容区的制造，因此不增加任何成本。

5）在高压器件中，集成电容区03的引入对器件导通电阻的影响基本可以忽略。

附图说明

附图1为本发明实施例俯视平面图；

附图2为本发明实施例附图1沿A-A’的剖面结构示意图；

附图3为本发明实施例附图1沿B-B’的剖面结构示意图；

附图4为本发明实施例附图1沿C-C’的剖面结构示意图；

附图5～10为本发明以N型沟槽栅型超结半导体器件为例的具体实施步骤沿C-C’的剖视结构示意图，其中：

附图5为形成半导体基板的剖视结构示意图；

附图6为形成深沟槽的剖视结构示意图；

附图7为形成超结结构的剖视结构示意图；

附图8为形成第二导电类型体区的剖视结构示意图；

附图9 为形成栅沟槽、第一绝缘介质层和栅氧化层的剖视结构示意图；

附图10为形成栅电极和集成电容区的栅电容板的剖视结构示意图；

附图标记说明：001—第一主面；002—第二主面；01—第一导电类型漂移区；02—第一导电类型衬底；03—集成电容区；04—栅沟槽；11—第一导电类型柱；12—第二导电类型型柱；13—第二代导电类型体区；14—第一绝缘介质层；15—栅电极；16—栅电容板；17——第一导电类型源区；18—第二绝缘介质层；19—栅氧化层；20—源极金属；21—漏极金属；1—硬掩模层；2—深沟槽。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如附图1~ 4所示，以N型沟槽栅型超结半导体器件为例的一种优化开关特性的超结半导体器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底02及位于第一导电类型衬底02上且邻接的第一导电类型漂移区01，所述第一导电类型漂移区01的上表面为半导体基板的第一主面001，所述第一导电类型衬底02的下表面为半导体基板的第二主面002；所述第一导电类型漂移区01内设置有若干超结结构，所述超结结构由第一导电类型柱11和第二导电类型柱12交替排布而成，所述第一导电类型柱11和第二导电类型柱12沿着第一主面001指向第二主面002的方向延伸；在第一导电漂移区01内的第二导电类型柱12上设有第二导电类型体区13，且第二导电类型体区13设于第一导电漂移区01内，所述第二导电类型体区13内设有第一导电类型源区17，所述第一导电类型源区17设置在第二导电类型体区13的两侧，所述第二导电类型体区13之间设有栅沟槽04，且第二导电类型体区13内的第一导电类型源区17与栅沟槽04邻接，所述栅沟槽04内设有栅氧化层19和栅电极15，栅沟槽04上覆盖有第二绝缘介质层18，所述栅电极15被栅氧化层19和第二绝缘介质层18包裹；半导体基板的第一主面001上设置源极金属20，所述源极金属20与第二导电类型体区13、第一导电类型源区17欧姆接触，所述源极金属20与栅电容板16、栅电极15之间通过第二绝缘介质层18隔离，半导体基板的第二主面002下设置漏极金属21，所述漏极金属21与第一导电类型衬底02欧姆接触，其特征在于：在半导体基板的第一主面001上设有若干个集成电容区03，所述集成电容区03包括栅电容板16、第一绝缘介质层14、和第二导电类型体区13；在集成电容区03截面方向上，第一绝缘介质层14与半导体基板相邻区域均为第二导电类型体区13；所述第一绝缘介质层14上设有栅电容板16且邻接，所述栅电容板16与栅电极15电性连通，所述电性连通是指栅电容板16可以直接与栅电极15相连，或通过金属与栅电极16相连。

对于N型超结半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型超结半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。所述超结半导体器件为MOS器件或IGBT器件。

在器件俯视平面方向上，该超结半导体器件中至少设置有一个以上的集成电容区03，根据器件实际所需输入电容的大小设置集成电容区03的数量，集成电容区03可以均匀的分布在器件元胞区中，也可以是组合在一起分布在器件的特定区域；在器件截面方向上，任意一处集成电容区03内的第一绝缘介质层14与半导体基板的相邻区域均为第二导电类型体区13，任意一处集成电容区03内的第一绝缘介质层14不与第一导电类型漂移区01直接相邻。

本实施例对应于沟槽栅型超结半导体器件结构，值得注意的是，本发明还适用于平面栅器件功率MOSFET结构，或MOSFET器件以外的IGBT半导体器件。

如附图5～10所示，上述实施例附图4所示的优化开关特性的N型沟槽栅型超结半导体器件可以通过下述工艺步骤制备得到，具体地，制造方法包括如下步骤：

如附图5所示，步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底02及生长在第一导电类型衬底02上的第一导电类型漂移区01，所述第一导电类型漂移区01的上表面为第一主面001，第一导电类型衬底02的下表面为第二主面002；

如附图6所示，步骤二. 在第一主面001上淀积硬掩膜层1，所述硬掩膜层1的材料为LPTEOS或SiO₂或Si₃N₄，选择性地刻蚀硬掩膜层1，形成多个用于沟槽刻蚀的硬掩膜窗口，通过硬掩膜层1的掩蔽，在第一主面001的表面利用各向异性刻蚀方法进行刻蚀，在第一导电类型漂移区01内形成多个深沟槽2，所述深沟槽2从第一主面001向第一导电类型漂移区01延伸，所述硬掩膜层1的材料为LPTEOS或SiO₂或Si₃N₄；

如附图7所示，步骤三. 在深沟槽2内填充第二导电类型材料，然后去除硬掩膜层1，在第一导电类型漂移区01中形成第一导电类型柱11和第二导电类型柱12交替的超结结构；

如附图8所示，步骤四. 通过光刻版的遮挡，在半导体基板的第一主面001上选择性注入第二导电类型离子，然后推阱，形成第二导电类型体区13；

如附图9所示，步骤五. 在第二导电类型体区13之间的半导体基板的第一主面001上进行刻蚀，形成栅沟槽04，然后生长一层氧化层，在栅沟槽04内形成栅氧化层19，在第二导电类型体区13上形成第一绝缘介质层14，所述栅氧化层19和第一绝缘介质层14可以同时形成；

如附图10所示，步骤六. 在第一主面001上淀积一层导电半导体层，所述导电半导体层为掺杂多晶硅，通过光刻版的遮挡，对导电半导体层进行选择性刻蚀，保留栅沟槽04内的导电半导体层形成栅电极15；保留第一绝缘介质层14上的导电半导体层形成集成电容区03的栅电容板16，所述栅电极15和栅电容板16可以同时形成；步骤七. 通过光刻版的遮挡，在第二导电类型体区13内注入第一导电类型离子，形成第一导电类型源区17；

如附图4所示，步骤八. 在表面淀积绝缘介质层，形成第二绝缘介质层18，所述第二绝缘介质层18的材料为SiO₂或BPSG，通过光刻版的遮挡，对第二绝缘介质层18进行刻蚀开孔，第一导电类型源区17和第二导电类型体区13上形成源极接触孔，在源极接触孔内填充金属，形成源极金属20，在半导体基板的第二主面002上淀积金属，形成漏极金属21。

本发明的特点在于，由于引入了集成电容区03，可以有效的增加器件的输入电容Ciss，并且输入电容Ciss的增加与集成电容区03的面积成正比，可以通过增大或减小集成电容区03的面积来精确控制输入电容Ciss的值，虽然器件的输入电容Ciss增加了，但输出电容Coss和反馈电容Crss值并不发生变化，因此可以有效降低反馈、输入电容比值Crss/Ciss，进而改善器件的开关特性，降低开关过程的dV/dt，减小器件开关过程中的谐振，在不需要调整外围电路的情况下降低器件对系统EMI的影响；本发明所采用的工艺与现有半导体工艺相兼容，且不需增加额外工艺步骤，即可完成器件集成电容区03的制备；同时在高压器件中，由于沟道电阻仅占总导通电阻的5%以内，因此集成电容区03的存在对器件导通电阻的影响基本可以忽略。

以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际的结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。