沟槽刻蚀方法及第一金属层制造方法与流程

本发明涉及半导体制造领域，尤其涉及一种沟槽刻蚀方法及第一金属层制造方法。

背景技术：

随着半导体器件制作技术的飞速发展，集成电路制造工艺变得越来越复杂和精细。为了提高集成度、降低制造成本，元件的关键尺寸不断变小，芯片单位面积内的元件数量不断增加，平面布线已难以满足元件高密度分布的要求，只能采用多层布线技术，利用芯片的垂直空间，进一步提高器件的集成密度。

目前，半导体器件制造的后端工艺(BEOL)上，一般是先在MOS晶体管等半导体器件上形成第一金属层(M1)，第一金属层与半导体器件之间通过金属栓塞(plug，通常为W插塞)相导通，之后再在第一金属层上形成第二金属层(M2)，第一金属层与第二金属层之间通过插塞(via)相导通，还可以在第二金属层上依次形成第三金属层(M3)、…第x金属层(Mx)，相邻上下两层金属层之间通过插塞相导通。每层金属层都包括层间介质层以及嵌在层间介质层中的金属导线。

现有的第一金属层M1沟槽刻蚀工艺是在钨栓塞的化学机械平坦化(CMP)完成后进行的，其具体步骤如下：

首先，在具有钨插塞101的半导体衬底100表面依次形成刻蚀停止层(stoplayer)102、层间介质层(ILD)103、氮化物掩膜层104以及氧化物掩膜层105；其中，刻蚀停止层102的材质可以是氮化硅(SiN)等，目标厚度H1例如为层间介质层103的材质一般为低K介质，目标厚度H2例如为氮化物掩膜层104的材质可以是氮化硅(SiN)等，目标厚度H3例如为氧化物掩膜层105的材质一般是TEOS CVD形成的氧化物，目标厚度H4例如为

接着，在氧化物掩膜层105上旋涂BARC和光刻胶并通过曝光、显影形成第一金属层M1沟槽图形后，对氧化物硬掩模层105干法刻蚀，以将第一金属层M1沟槽图形转移到氧化物硬掩模层105上；

接着，采用灰化工艺(ashing)去除所述光刻胶以及BARC，并以所述氧化物硬掩模层105为掩膜，对氮化物掩膜层104、层间介质层103以及刻蚀停止层10进行刻蚀，直至暴露出钨插塞表面，形成第一金属层M1沟槽。

上述过程中，氧化物硬掩模层105的干法刻蚀通常分成两步，刻蚀反应最终停止在下方的层间介质层103中，具体为：先刻蚀氧化物硬掩模层105，氮化物掩膜层104作为氧化物硬掩模层105刻蚀的停止层，刻蚀气体对氮化物掩膜层104的刻蚀速率远小于氧化物硬掩模层105，所以该步完成后氮化物掩膜层104的损耗很少，很好的减少了氧化物硬掩模层105刻蚀缺陷；接着，通过一定量的过刻蚀，保证氧化物硬掩模层105刻蚀干净，此时下方的层间介质层103会有一定的损耗(loss)。由于现有技术中沉积目标厚度为的氧化物硬掩模层105，其沉积的实际厚度会有左右的变化，即氧化物硬掩模层105沉积的实际厚度为所以在对氧化物硬掩模层105干法刻蚀步骤中，氧化物硬掩模层105的实际厚度不同会导致氧化物硬掩模层105刻蚀完成后下方的层间介质层103的损耗程度不同，例如氧化物硬掩模层105的实际厚度为时，氧化物硬掩模层105刻蚀完成后，层间介质层103有(即图1中的H21)左右的损耗。层间介质层103不同程度的损耗会影响后续主刻蚀层间介质层形成的沟槽的形貌和特征尺寸的稳定性，容易影响后续第一金属层的填充，出现第一金属层的电阻值漂移、寄生电容增加、漏电等问题，严重时可导致器件失效，影响产品良率。

因此，需要一种新的第一金属层沟槽的刻蚀方法，能够根据氧化物掩膜层的实际沉积厚度来控制氧化物掩膜层刻蚀对层间介质层的损耗，保证刻蚀层间介质层形成的沟槽的形貌和特征尺寸的稳定性，进而提高产品良率。

技术实现要素：

本发明的目的在于提供一种沟槽刻蚀方法及第一金属层制造方法，能够根据氧化物掩膜层的实际沉积厚度来控制氧化物掩膜层刻蚀对层间介质层的损耗，保证形成的沟槽的形貌和特征尺寸的稳定性，进而提高产品良率。

为解决上述问题，本发明提出一种沟槽刻蚀方法，包括以下步骤：

提供一半导体衬底，在所述半导体衬底表面上依次形成层间介质层、氮化物掩膜层以及氧化物掩膜层，并测量所述氧化物掩膜层的沉积厚度；

在所述氧化物掩膜层上形成具有沟槽图形的光刻胶，并以所述光刻胶为掩膜，对所述氧化物掩膜层进行刻蚀，并根据测量出的所述沉积厚度控制所述刻蚀停止在所述层间介质层中的深度，以将所述沟槽图形转移到所述氧化物掩膜层；

去除所述光刻胶，以所述氧化物掩膜层为掩膜，根据所述深度对所述层间介质层进行相应的刻蚀，以在所述层间介质层中形成一定深度的沟槽。

进一步的，在所述半导体衬底表面上形成层间介质层之前，先在所述半导体衬底上形成刻蚀阻挡层。

进一步的，所述刻蚀阻挡层为二氧化硅、氮化硅、氮碳化硅或氮氧化硅。

进一步的，所述刻蚀阻挡层的厚度为

进一步的，所述层间介质层为二氧化硅或低K介质。

进一步的，所述层间介质层的厚度为

进一步的，所述氮化物掩膜层为氮化硅、氮碳化硅、氮氧化硅、氮化钛或氮化钽。

进一步的，所述氮化物掩膜层的厚度为

进一步的，所述氧化物掩膜层为二氧化硅或正硅酸乙酯(TEOS)

进一步的，所述氧化物掩膜层的厚度为

进一步的，对所述氧化物掩膜层进行刻蚀时，测量出的所述氧化物掩膜层的沉积厚度越大，控制所述氧化物掩膜层的刻蚀停止在所述层间介质层中的深度越浅。

进一步的，若所述氧化物掩膜层的沉积厚度为则对所述氧化物掩膜层刻蚀时，控制所述刻蚀停止在所述层间介质层中的深度为若所述氧化物掩膜层的沉积厚度为时，则对所述氧化物掩膜层刻蚀时，控制所述刻蚀停止在所述层间介质层中的深度为若所述氧化物掩膜层的沉积厚度为时，则对所述氧化物掩膜层刻蚀时，控制所述刻蚀停止在所述层间介质层中的深度为若所述氧化物掩膜层的沉积厚度为时，则对所述氧化物掩膜层刻蚀时，控制所述刻蚀停止在所述层间介质层中的深度为

本发明还提供一种第一金属层制造方法，包括以下步骤：

提供一具有金属插塞的半导体衬底，所述金属插塞的上表面与所述半导体衬底的上表面齐平；

采用上述的沟槽刻蚀方法，在所述半导体衬底上的层间介质层中形成一定深度的沟槽；

对所述沟槽中的层间介质层继续刻蚀，以形成暴露出所述金属插塞的上表面的第一金属沟槽；

在所述第一金属沟槽中填充金属，以形成与所述金属插塞电接触的第一金属层。

进一步的，在所述第一金属沟槽中填充的金属的材料为铝、银、铬、钼、镍、钯、铂、钛、钽、铜中的一种或几种。

进一步的，所述半导体衬底表面与所述层间介质层之间还有一层刻蚀阻挡层，对所述沟槽中的层间介质层继续刻蚀的过程包括主刻蚀和过刻蚀，所述主刻蚀停止在所述刻蚀阻挡层，所述过刻蚀停止在所述半导体衬底中，以使所述金属插塞的上表面高于其周围的半导体衬底的上表面。

与现有技术相比，本发明的技术方案存在以下有益效果：

1、在本发明的沟槽刻蚀方法中，在对氧化物掩膜层进行刻蚀以实现沟槽图形转移时，能够根据测量出的氧化物掩膜层的沉积厚度，来适应性调整所述刻蚀停止在所述层间介质层中的深度，从而可以根据所述深度适应性调整后续层间介质层主刻蚀的深度，形成一种反馈机制，可以保证形成的沟槽的形貌和特征尺寸的稳定性，进而提高产品良率；

2、采用本发明的沟槽刻蚀方法制作的第一金属层，由于其形成的第一金属沟槽的形貌和特征尺寸的稳定性较佳，因此第一金属层在该第一金属沟槽中具有较好的填充效果，能够与其下方的金属插塞接触良好，避免了第一金属层的电阻值漂移、寄生电容增加、漏电等问题，从而提高了产品良率。

附图说明

图1是现有的一种第一金属沟槽制造过程中的器件剖面结构示意图；

图2是本发明实施例一的沟槽刻蚀方法流程图；

图3A至图3D是本发明实施例一中的器件剖面结构示意图；

图4是本发明实施例二的第一金属层制造方法流程图；

图5A至图5C是本发明实施例二中的器件剖面结构示意图。

具体实施方式

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

实施例一沟槽刻蚀方法

请参考图2，本实施例提供一种沟槽刻蚀方法，包括以下步骤：

S1，提供一半导体衬底，在所述半导体衬底表面上依次形成层间介质层、氮化物掩膜层以及氧化物掩膜层，并测量所述氧化物掩膜层的沉积厚度；

S2，在所述氧化物掩膜层上形成具有沟槽图形的光刻胶，并以所述光刻胶为掩膜，对所述氧化物掩膜层进行刻蚀，并根据测量出的所述沉积厚度控制所述刻蚀停止在所述层间介质层中的深度，以将所述沟槽图形转移到所述氧化物掩膜层；

S3，去除所述光刻胶，以所述氧化物掩膜层为掩膜，根据所述深度对所述层间介质层进行相应的刻蚀，以在所述层间介质层中形成一定深度的沟槽。

请参考图1，步骤S1中，提供的半导体衬底300可以是各种形式的合适衬底，例如为Si、Ge等体半导体衬底，SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等化合物半导体衬底，绝缘体上半导体衬底(SOI)等。半导体衬底300中还形成了用于限定有源区的浅沟槽隔离(STI)、如CMOS(Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体)等的半导体器件以及用于将这些半导体器件外接的钨插塞等金属插塞，本领域技术人员可以想到多种方式来形成这种半导体衬底300，在此不再赘述。在本实施例中，可以先在半导体衬底表面300上形成刻蚀阻挡层301，用于在后续层间介质层刻蚀时保护其下方的半导体衬底300，所述刻蚀阻挡层301可以是通过热氧化或淀积工艺形成的氧化硅，还可以是氮化硅、氮氧化硅或者氮碳化硅，其厚度可以为典型的如之后，通过化学气相沉积工艺依次在所述刻蚀阻挡层301表面上形成层间介质层302、氮化物掩膜层303以及氧化物掩膜层304(目标厚度H例如为)，并精确测量和记录氧化物掩膜层304的沉积厚度。所述层间介质层301可以是氧化硅、氮化硅或者低K介质，优选的采用k值小于3的低k介质材料形成，以尽量减小后续形成的第一金属层之间的寄生电容，其厚度为典型的如所述氮化物掩膜层303可以是氮化硅、氮碳化硅、氮氧化硅、氮化钛或氮化钽，厚度为可以为典型的如所述氧化物掩膜层304可以为采用低压化学气相沉积工艺(LPCVD)形成的二氧化硅或正硅酸乙酯(TEOS)，测量出的氧化物掩膜层304的沉积厚度例如为等。其中，氮化物掩膜层的作用，一方面用于实现与氧化物掩膜层304刻蚀时的不同刻蚀比，保护其下方的层间介质层，另一方面用于增强后续刻蚀层间介质层302过程中沟槽侧壁的机械性能，稳定沟槽。

请参考3B，在步骤S2中需要对所述氧化物掩膜层304进行刻蚀，以在其中形成沟槽图形。具体地，可以先在所述氧化物掩膜层304上依次涂覆底部抗反射层(BARC)305、光刻胶(PR)，其中底部抗反射层305的主要作用在于减少光反射，提升图形化的分辨率，其厚度可以是例如为其材料可包括有机抗反射层和无机抗反射层；光刻胶的厚度可以选择能够保证实现对氧化物掩膜层304进行刻蚀时的阻挡即可；然后对光刻胶进行曝光、显影，对光刻胶进行构图，以形成用于定义层间介质层302中的沟槽位置、尺寸等的具有沟槽图形的图形化光刻胶306；接着，以图形化光刻胶306为掩膜层，对所述底部抗反射层305和氧化物掩膜层304进行刻蚀，去除未被图形化光刻胶覆盖的底部抗反射层和氧化物掩膜层304，本实施例中，对氧化物掩膜层304的刻蚀采用感应耦合等离子体刻蚀(ICP)或反应离子刻蚀(RIE)等干法蚀刻的方法来实现，以将图形化光刻胶上的图案转移到氧化物掩膜层304中，从而在氧化物掩膜层304中形成开口，具体地，氧化物硬掩模层304的干法刻蚀通常分成主刻蚀(main etch)和过刻蚀(over etch)两步，刻蚀反应最终停止在下方的层间介质层103中，具体为：先主刻蚀氧化物硬掩模层304，氮化物掩膜层303作为氧化物硬掩模层304刻蚀的停止层，刻蚀气体对氮化物掩膜层303的刻蚀速率远小于氧化物硬掩模层304，所以该步主刻蚀完成后，氮化物掩膜层303的损耗很少，很好的减少了氧化物硬掩模层304刻蚀缺陷；接着，通过一定量的过刻蚀，保证氧化物硬掩模层304刻蚀干净，此时下方的层间介质层303会有一定的损耗(loss)。本发明将步骤S1中测量出的氧化物掩膜层304的沉积厚度自动反馈(Auto Feed-Forward)在步骤S2的对氧化物掩膜层304的刻蚀过程中，即依据步骤S1中测量出的氧化物掩膜层304的沉积厚度H，来控制氧化物掩膜层304的刻蚀时间，进而控制刻蚀停止点(endpoint)在所述层间介质层302中的深度H21，具体的可以依据步骤S1中测量出的氧化物掩膜层304的沉积厚度来对层间介质层302进行光学终点监测，控制氧化物掩膜层304的刻蚀对层间介质层302的损耗程度。本实施例中，步骤S1中测量出的所述氧化物掩膜层304的沉积厚度H越大，步骤S2中控制所述氧化物掩膜层304的刻蚀停止点在所述层间介质层中的深度H21越浅，具体地，若测量出的所述氧化物掩膜层304的沉积厚度H为则对所述氧化物掩膜层304刻蚀时，控制所述刻蚀停止在所述层间介质层302中的深度H21为若测量出的所述氧化物掩膜层304的沉积厚度H为时，则对所述氧化物掩膜层304刻蚀时，控制所述刻蚀停止在所述层间介质层302中的深度H21为若测量出的所述氧化物掩膜层304的沉积厚度H为时，则对所述氧化物掩膜层304刻蚀时，控制所述刻蚀停止在所述层间介质层302中的深度H21为若测量出的所述氧化物掩膜层304的沉积厚度H为时，则对所述氧化物掩膜层304刻蚀时，控制所述刻蚀停止在所述层间介质层302中的深度H21为

请参考图3C和3D，在步骤S3中，首先采用氧离子灰化工艺去除氧化物掩膜层304上的光刻胶以及底部抗反射层，并对器件表面进行湿法清洗，以去除残留在器件表面以及开口中的光刻胶等；然后以所述氧化物掩膜层304为掩膜，沿步骤S2形成的开口继续刻蚀层间介质层302，以形成一定深度的沟槽307，且继续刻蚀层间介质层302的时间和刻蚀深度取决于步骤S2中的层间介质层302的损耗程度H21，由此来保证继续刻蚀层间介质层302形成的沟槽307的形貌和尺寸稳定性。具体地，继续刻蚀层间介质层302的过程可以分为主刻蚀和过刻蚀，所述主刻蚀的时间取决于步骤S2中的层间介质层302的损耗程度H21，程度H21越大，主刻蚀的时间越短，主刻蚀完成后的层间介质层302中的沟槽深度H22优选为然后可以根据刻蚀阻挡层301被刻蚀到终点的信号，来确定停止对层间介质层302过刻蚀的时刻。例如，可以一检测到终点信号，就停止对层间介质层302的刻蚀；或者，可以在检测到终点信号之后，再进行一定程度的过刻蚀，使得刻蚀阻挡层301被打开，并刻蚀掉下方的部分半导体衬底300。这样，就在层间介质层302中形成了沟槽。由可以根据氧化物掩膜层304的沉积厚度H来有效控制层间介质层沟槽的刻蚀停止条件，从而可以有效控制层间介质层302中的沟槽的深度及其稳定性。

以层间介质层302中形成的这种沟槽307为基础，可以制作各种结构，例如可以在沟槽307中形成栅堆叠、第一金属层M1等。

实施例二第一金属层制造方法

S1，提供一具有金属插塞的半导体衬底，在所述半导体衬底表面上依次形成层间介质层、氮化物掩膜层以及氧化物掩膜层，并测量所述氧化物掩膜层的沉积厚度；

S2，在所述氧化物掩膜层上形成具有对准所述金属插塞的沟槽图形的光刻胶，并以所述光刻胶为掩膜，对所述氧化物掩膜层进行刻蚀，并根据测量出的所述沉积厚度控制所述刻蚀停止在所述层间介质层中的深度，以将所述沟槽图形转移到所述氧化物掩膜层；

S3，去除所述光刻胶，以所述氧化物掩膜层为掩膜，根据所述深度对所述层间介质层进行相应的刻蚀，以在所述层间介质层中形成一定深度的沟槽；

S4，对所述沟槽中的层间介质层继续刻蚀，以形成暴露出所述金属插塞的上表面的第一金属沟槽；

S5，在所述第一金属沟槽中填充金属，以形成与所述金属插塞电接触的第一金属层。

请参考2、图3A至3D以及图4、图5A，本实施例的步骤S1至S3与实施例一的步骤S1至S3基本一致，在此不再做详细叙述，仅仅对其中涉及的不同内容作详细介绍。在本实施例的步骤S1中提供的半导体衬底300为完成前段制程的衬底，其具体实现过程包括：在一半导体基底上沉积二氧化硅等接触孔层间介质层，刻蚀该接触孔层间介质层以形成贯穿该接触孔层间介质层并直达所述半导体基底表面的接触孔，在所述接触孔内壁先形成TiN/Ti等粘附阻挡层后填满钨(W)或铜等导电金属，其中粘附阻挡层用于增强接触孔内壁与填充的导电金属之间的粘附性并阻止填充的导电金属向底部的半导体基底扩散；然后进行化学机械平坦化处理，使填充的金属表面与所述接触孔层间介质层表面齐平，从而获得具有金属插塞300a的半导体衬底300。之后在本实施例的步骤S1中可以在接触孔层间介质层表面上依次形成刻蚀阻挡层301、层间介质层302、氮化物掩膜层303以及氧化物掩膜层304，并测量所述氧化物掩膜层304的沉积厚度。在步骤S2的光刻胶中形成的沟槽图形的投影对准所述金属插塞300a，以使得步骤S3在层间介质层302中形成的沟槽对准所述金属插塞300a。

请参考图5B，若层间介质层302在步骤S3中未刻蚀到位，则需要在步骤S4中继续刻蚀，直至暴露出沟槽底部的金属插塞300a的上表面，该刻蚀可以正好停止在半导体衬底300的上表面，还可以对半导体衬底300表面进行一定的过刻蚀，以使所述金属插塞的上表面高于其周围的半导体衬底的上表面，由此获得第一金属沟槽307。在本发明的其他实施例中，若层间介质层302在步骤S3中已刻蚀到位，即已经暴露出沟槽底部的金属插塞300a的上表面，则步骤S4可以省略。本实施例中，由于步骤S2至S4实现了对层间介质层302的刻蚀分段进行，因此使得最终形成的第一金属沟槽307形貌、尺寸等稳定性较高，缺陷较少。

请参考图5C，在步骤S5中，可以先通过原子层淀积方法在第一沟槽内壁淀积TiN或TaN等扩散阻挡层以及Ti或Ta粘附层308，然后再在第一沟槽中填充铝、银、铬、钼、镍、钯、铂、钛、钽、铜中的一种或几种导电金属，并通过化学机械平坦化(CMP)工艺来去除多余的导电金属，使填充的导电金属与氧化物掩膜层304、氮化物掩膜层303或层间介质层302等高，形成第一金属层309，第一金属层309与金属插塞300a顶部具有良好的接触，同时具有很好的填充效果。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。