栅极间隔件及其形成方法与流程

本发明涉及半导体领域，更具体地，涉及栅极间隔件及其形成方法。

背景技术：

半导体器件用于各种电子应用中，诸如个人电脑、手机、数码相机和其他电子器件。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在半导体衬底上方形成电路组件和元件来制造半导体器件。

晶体管是通常形成在半导体器件上的电路组件或元件。取决于电路设计，除了电容器、电感器、电阻器、二极管、导电线或其他元件外，许多晶体管可以形成在半导体器件上。场效应晶体管(FET)是一种类型的晶体管。

一般而言，晶体管包括在源极和漏极之间形成的栅极堆叠件。源极和漏极区可以包括衬底的掺杂区域，并且可以表现出适合用于特定应用的掺杂轮廓。栅极堆叠件设置在沟道区上方并且可以包括插入在栅电极和衬底的沟道区之间的栅极电介质。

技术实现要素：

根据本发明的一个方面，提供了一种器件，包括：栅极堆叠件，在半导体衬底上方延伸；硬掩模，设置在栅极堆叠件的顶面上；低k介电间隔件，位于栅极堆叠件的侧面上，其中，低k介电间隔件的顶部低于硬掩模的上表面；以及接触件，电连接至邻近栅极堆叠件的源极/漏极区，其中，接触件在低k介电间隔件上方横向地延伸，其中，介电材料设置在接触件和低k介电间隔件之间，并且其中，介电材料比低k介电间隔件对蚀刻具有更高的选择性。

根据本发明的一个实施例，介电间隔件设置在低k介电间隔件和接触件之间，其中，介电间隔件包括具有比低k介电间隔件对蚀刻具有更高的选择性的材料。

根据本发明的一个实施例，介电间隔件覆盖低k介电间隔件的侧壁和顶部。

根据本发明的一个实施例，介电间隔件的顶部低于硬掩模，并且其中，硬掩模设置在介电间隔件的顶部上。

根据本发明的一个实施例，介电间隔件的顶部与硬掩模的顶面基本上平齐。

根据本发明的一个实施例，介电材料包括氮化硅、氧化硅、氮氧化硅或它们的组合。

根据本发明的一个实施例，硬掩模设置在低k介电间隔件的顶部上。

根据本发明的一个实施例，还包括：界面层，设置在栅极堆叠件和接触件之间。

根据本发明的另一方面，提供了一种器件，包括：半导体衬底，包括源极/漏极区；栅极堆叠件，邻近源极/漏极区；硬掩模，设置在栅极堆叠件上方；源极/漏极接触件，电连接至源极/漏极区；低k介电间隔件，设置在源极/漏极接触件和栅极堆叠件之间，其中，源极/漏极接触件在低k介电间隔件上方横向地延伸，并且其中，低k介电间隔件的顶部低于硬掩模的上表面；以及介电间隔件，至少部分地设置在低k介电间隔件和源极/漏极接触件之间，其中，介电间隔件包括具有比低k介电间隔件更高的介电常数的材料。

根据本发明的一个实施例，低k介电间隔件包括第一垂直尺寸，其中，栅极堆叠件包括位于半导体衬底上方的第二垂直尺寸，并且其中，第一垂直尺寸是第二垂直尺寸的约95％至约105％。

根据本发明的一个实施例，硬掩模设置在低k介电间隔件的顶部上。

根据本发明的一个实施例，源极/漏极接触件设置在硬掩模和介电间隔件的表面上。

根据本发明的一个实施例，介电间隔件的顶部低于硬掩模。

根据本发明的又一方面，提供了一种方法，包括：在半导体衬底上方形成伪栅极堆叠件；在伪栅极堆叠件上方形成低k介电层并且低k介电层沿着伪栅极堆叠件的侧壁延伸；蚀刻低k介电层以形成低k介电间隔件，其中，低k介电间隔件的顶部凹进为低于伪栅极堆叠件的顶面；在低k介电间隔件的侧壁上形成介电间隔件；在半导体衬底上方形成层间电介质ILD；以导电栅极堆叠件和位于导电栅极堆叠件上方的硬掩模替换伪栅极堆叠件；在ILD中蚀刻开口以暴露半导体衬底的源极/漏极区，其中，硬掩模和介电间隔件在开口的蚀刻期间保护低k介电间隔件；以及在开口中形成接触件。

根据本发明的一个实施例，形成介电间隔件包括：在蚀刻低k介电层之后，形成覆盖低k介电间隔件的暴露表面的介电间隔层；以及去除介电间隔层的上部以形成介电间隔件。

根据本发明的一个实施例，形成介电间隔件包括：在蚀刻低k介电层之前，在低k介电层上方形成介电间隔层并且介电间隔层沿着低k介电层的侧壁延伸；以及去除介电间隔层的上部以暴露低k介电层并且形成介电间隔件。

根据本发明的一个实施例，还包括：在暴露低k介电层之后，将介电间隔件凹进为低于ILD的顶面；以及在介电间隔件的顶面上形成硬掩模。

根据本发明的一个实施例，蚀刻开口还包括蚀刻硬掩模和至少一个介电间隔件。

根据本发明的一个实施例，蚀刻开口包括：使用相比于低k介电间隔件和ILD以较慢的速率蚀刻硬掩模和介电间隔件的化学蚀刻剂。

根据本发明的一个实施例，还包括：在低k介电间隔件的顶面上形成硬掩模。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减小。

图1A至图1D示出了根据一些实施例的半导体器件的不同示图。

图2至图12示出了根据一些实施例的形成半导体器件的中间步骤的截面图。

图13A和图13B示出了根据一些可选实施例的半导体器件的截面图。

图14至图21示出了根据一些可选实施例的形成半导体器件的中间步骤的截面图。

图22示出了根据一些实施例的用于形成半导体器件的示例性工艺流程。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述多个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。

结合特定的上下文描述了各个实施例，即，鳍式场效应晶体管(FinFET)。然而，各个实施例也可以应用于其他类型的晶体管，诸如平面金属氧化物半导体场效应晶体管(MOSFET)等。

图1A以三维图示出了FinFET30的实例。FinFET30包括在半导体衬底32上的半导体鳍36。衬底32包括隔离区38，并且鳍36突出于隔离区38之上并且从邻近的隔离区38之间突出。栅极电介质40沿着鳍36的侧壁并且位于鳍36的顶面上方，并且栅电极42在栅极电介质40上方。栅极电介质40和栅电极42组成FinFET30中的栅极堆叠件50。鳍36的被栅极电介质40/栅电极42覆盖的部分可以称为FinFET30的沟道区。源极/漏极区域44和46相对于栅极电介质40和栅电极42设置在鳍36的相对两侧中。图1B进一步示出了沿着鳍36的纵轴并且在例如源极/漏极区域44和46之间的电流流动的方向上截取的参考截面A-A。其他图(例如，图1B至图1D，图2至图11，图12A至图12B，和图13至图21)中提供的截面图也可以沿着这一参考截面A-A截取。

图1B示出了根据一些实施例的集成电路器件100的截面图。器件100包括栅极堆叠件104，其可以设置在半导体鳍102上方并且包裹环绕半导体鳍102。鳍102可以从下面的半导体衬底(未示出)向上延伸，诸如块状半导体，绝缘体上半导体衬底(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或不掺杂。通常，SOI衬底包括形成在绝缘层上的半导体材料层。例如，绝缘层可以是埋氧(BOX)层、氧化硅层等。绝缘层提供在衬底上，通常为硅或玻璃衬底。也可使用其他衬底，诸如多层或梯度衬底。在一些实施例中，鳍102的半导体材料可以包括硅(Si)；锗(Ge)；包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟，和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。鳍102的材料可以与下面的衬底的材料相同或不同。

栅极堆叠件104形成在鳍102上方并且包裹环绕鳍102的至少上部(例如，类似于图1B中的栅极堆叠件50)。栅极堆叠件104可以包括界面层104A、栅极电介质104B、和形成在栅极电介质上方的导电栅电极104C。在一些实施例中，例如，栅极电介质包括具有大于约4.0的k值的高k介电材料。导电栅电极可包括含金属材料或其他导电材料。可以在栅极堆叠件104中包括各个其他层，诸如界面层、功函金属等。为了简化，在随后的图中没有示出栅极堆叠件104的单独的层。

源极/漏极区域形成在鳍的未被栅极堆叠件104覆盖的部分中。例如，在器件100中，源极/漏极区域118可以设置在邻近的栅极堆叠件104之间的鳍102中。源极/漏极接触件116形成为延伸穿过层间电介质(ILD)114以电连接至源极/漏极区域118。ILD114可以形成在栅极堆叠件104周围，并且ILD114的顶面可以延伸至栅极堆叠件104的顶面之上。ILD114可以包括具有小于约4.0(诸如约2.8或更小)的k值的低k电介质。在一些实施例中，ILD114包括使用例如可流动化学汽相沉积(FCVD)形成的可流动氧化物。接触件116可以包括导电材料，诸如钨、铝、铜、金、银、它们的合金、它们的组合等。此外，各个晶种和/或阻挡层(未示出)可以形成在接触件116的侧壁上。

如图所示，接触件116在栅极堆叠件104之间延伸以接触源极/漏极区域118。由于在先进的节点技术中IC器件的各个部件的尺寸持续降低，邻近的栅极堆叠件104之间的间距也缩小。因此，用于形成接触件116的可用空间也可以减小。如将在接下来的段落中更详细地描述的，形成接触件116可以包括使用光刻和蚀刻工艺图案化ILD114。与蚀刻有关的工艺限制可能需要比栅极堆叠件104之间可以提供的可用间隔更大的空间，并且接触件116的部分可以横向延伸在栅极堆叠件104上方并且与栅极堆叠件104对准。硬掩模106设置在每个栅极堆叠件104上方以防止在形成接触件116期间对栅极堆叠件104的破坏。硬掩模106可以进一步用于将栅极堆叠件104与接触件116绝缘并且防止电短路。在一些实施例中，例如，硬掩模106可以包括氮化硅或氧化硅。在一些实施例中，硬掩模106可以是包括，例如，氮化物层和氧化物层的多层。在一个实施例中，硬掩模106包括与ILD114不同的材料以在硬掩模106和ILD114之间提供蚀刻选择性。

如图1B进一步示出的，可以邻近栅极堆叠件104形成各个间隔层。例如，低k介电间隔件108形成在每个栅极堆叠件104的相对两侧上，并且低k介电间隔件设置在栅极堆叠件104和接触件116之间。低k介电间隔件108可以包括具有小于约4.0(诸如约2.8或更小)的k值的低k材料。例如，在一些实施例中，间隔件108可以包括多孔介电材料，极低k(ELK)介电材料(例如，SiCO，SiCOH)，等。低k介电间隔件108可以或者可以不包括气隙(未示出)以进一步降低它的k值。低k介电间隔件108的材料用于有利地降低栅极堆叠件104和接触件116之间的寄生电容，尤其是在栅极堆叠件104和接触件116极为接近的先进的技术节点中。在各个实施例中，低k介电间隔件108可以至少与栅极堆叠件104一样高以有利地减小寄生电容。例如，低k介电间隔件108的顶部可以延伸在栅极堆叠件104之上。在一个实施例中，低k介电间隔件108的顶部与栅极堆叠件104基本上平齐。在另一个实施例中，低k介电间隔件108的顶部略低于栅极堆叠件104。在一个实施例中，低k介电间隔件108的垂直尺寸H1为鳍102上方的栅极堆叠件的垂直尺寸H2的至少约95％。

由于低k材料的性质，低k介电间隔件108在形成接触件116期间可能易于受到蚀刻和破坏。在这样的实施例中，具有蚀刻间隔件108从而使得接触件116形成在栅极堆叠件104上的风险，这导致制造缺陷(例如，电短路)。在各个实施例中，低k介电间隔件108可以从ILD114的顶面凹进。例如，低k介电间隔件108的顶部可以低于硬掩模106的上表面。低k介电间隔件108的垂直尺寸H1小于鳍102上方的栅极堆叠件的垂直尺寸H2的至少约105％。

此外，低k介电间隔件108可以通过介电材料保护接触件116，该介电材料具有比低k介电间隔件108更高的蚀刻选择性。例如，在器件100中，在低k介电间隔件108和接触件116之间形成额外的间隔件以防止对低k介电间隔件108的破坏。在每个栅极堆叠件104的相对两侧上形成高选择性间隔件110，并且高选择性间隔件110设置在低k介电间隔件108和接触件116之间。间隔件110可以设置在低k介电间隔件108和接触件116之间，甚至是在接触件116横向延伸在低k介电间隔件108上方的区域中(例如，区域100A)。

在一个实施例中，间隔件110可以包括氮化硅，但是诸如氧化物、氮氧化物等的其他的材料也可以使用。间隔件110可以包括比低k介电间隔件108更高的介电常数。在另一个实施例中，间隔件110可以是包括例如氧化物层和氮化物层的多层间隔件。因此，在接触件116的图案化工艺期间，间隔件110可以防止下面的间隔件108的蚀刻。

取决于器件的设计，可以在每一个栅极堆叠件104的相对两侧上形成额外的间隔层。例如，在器件100中，间隔件112也形成在器件100上以进一步保护栅极堆叠件104和低k介电间隔件108。间隔件112可以是单层间隔件或多层间隔件。如图1C所示，在其他实施例中，可以省略间隔件112。如图1D所示，在另一个实施例中，诸如界面层120的额外的层可以形成在每个栅极堆叠件104的相对两侧上。因此，如图1A至图1D所示，各个示例性器件可以具有形成在栅极堆叠件的相对两侧上的任意数量的界面层和/或间隔层。这些层包括低k介电间隔件108和形成在低k介电间隔件和示例性器件的源极/漏极接触件之间的至少一个高选择性间隔件。

图2至图12示出了根据一些实施例的形成器件100的各个中间步骤的截面图。首先参考图2，示出了具有形成在其上的伪栅极堆叠件122的鳍102。如在后文中更详细论述的，伪栅极堆叠件122是牺牲结构，该牺牲结构用于对准和形成源极/漏极区域118和邻近伪栅极堆叠件122的各个间隔件并且将在随后的处理步骤中被栅极堆叠件104(见图7)替换。因此，伪栅极堆叠件122可以由任何合适的材料和工艺形成。在一些实施例中，伪栅极堆叠件122可以包括伪栅极电介质和伪栅电极(未分别示出)。硬掩模124(类似于硬掩模106)设置在伪栅极堆叠件122的顶面上。

如图2进一步示出的，低k介电层126形成在鳍102和伪栅极堆叠件122上方。在一个实施例中，低k介电层126进一步形成在硬掩模124上方。例如，通过诸如化学汽相沉积(CVD)、等离子体增强CVD(PECVD)，等适当的方法由具有小于约4.0的k值的材料形成低k介电层126。在一个实施例中，低k介电层126包括磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、SiO_xC_y、碳化硅材料、ELK材料(例如，SiCO、SiCOH)、多孔介电材料、它们的化合物、它们的复合物、它们的组合等。低k介电层126可以或可以不包括气隙以进一步降低其k值。在随后的工艺步骤中，图案化低k介电层126以形成低k介电间隔件108(见图4)。

接下来参考图3，使用诸如光刻和蚀刻的任何合适的工艺可选地去除低k介电层126的位于鳍102上的部分。低k介电层126的位于伪栅极堆叠件122的侧壁上和顶面上方的部分保留。在一个实施例中，在用于在伪栅极堆叠件122之间形成源极/漏极区域118的源极/漏极外延工艺期间，图案化低k介电层126以暴露鳍102。在另一个实施例中，低k介电层126独立于源极/漏极的形成进行图案化。在另一个实施例中，低k介电层126保留在鳍102的顶面上。在这样的实施例中，在整个随后的处理中，低k介电层126的部分可以保留在鳍102的顶面上，并且所产生的源极/漏极接触件(例如，图1B/1C中的接触件116)可以延伸穿过低k介电层126，其可以在其他的栅极间隔件(例如，间隔件110/112)和ILD114下方延伸。

如图3进一步示出的，诸如背侧抗反射涂层(BARC)的保护层128沉积在伪栅极堆叠件122之间的鳍102的顶面上。保护层128可以使用任何合适的工艺(例如，旋转)沉积为毯式层。在一个实施例中，保护层128沉积在硬掩模124上方，并且诸如化学机械抛光(CMP)的平坦化用于暴露硬掩模124。随后，可以图案化(例如，回蚀刻)保护层128至所需高度和暴露低k介电层126的侧壁。保护层128用于在随后的回蚀刻工艺期间保护低k介电层126的部分以形成低k介电间隔件108(见图4)。因此，保护层128的高度可以与所产生的低k介电间隔件108的期望高度相关。

在图4中，使用合适的回蚀刻技术去除设置在保护层128之上的低k介电层126的部分。因此，在每个伪栅极堆叠件122的相对两侧上形成低k介电间隔件108。在低k介电层126的蚀刻期间，保护层128可以防止或至少减少低k介电层126的底部的蚀刻。在一些实施例中，该回蚀刻也可以以较慢的速度蚀刻保护层128，并且还去除保护层128的上部。由于去除了保护层128的上部，所以对于低k介电间隔件108的顶部，可以实现漏斗形轮廓。例如，如图4所示，低k介电间隔件108具有朝向伪栅极堆叠件122的侧壁向上逐渐变细的弯曲侧壁。在另一个实施例中，取决于使用的蚀刻工艺，低k介电间隔件108可以具有不同形状的轮廓。例如，在另一个实施例中，低k介电间隔件108的侧壁可以是基本上笔直的。随后，例如，通过蚀刻可以去除保护层128。保护层128的去除可以进一步蚀刻低k介电间隔件108的部分并且进一步限定漏斗形状。蚀刻工艺包括使用化学蚀刻剂的湿法或干法蚀刻工艺，其可以根据蚀刻工艺和材料而变化。

接下来，在图5中，在伪栅极堆叠件122、硬掩模124和低k介电间隔件108上方形成额外的间隔层。额外的间隔层包括至少一个高选择性间隔层110，该间隔层110可以包括比低k介电间隔件108具有更高的蚀刻选择性的材料。例如，在一个实施例中，间隔层110包括氮化硅、氧化硅、氮氧化硅等。也可以形成诸如间隔层112的额外的间隔层，并且间隔层112在源极/漏极接触件的图案化期间可以用作CESL。在其他实施例中，间隔层112可以省略。在其他实施例中，可以形成额外的间隔层和/或界面层。在各个实施例中，使用任何合适的工艺(例如，CVD、PECVD等)将间隔层(例如，间隔层110和112)形成为共形层，并且各向异性蚀刻用于去除间隔层的除了邻近伪栅极堆叠件122的介电材料的介电材料。例如，如图5所示，去除位于鳍102上的间隔层110和112的部分。在该蚀刻期间，掩模(例如，光刻胶和/或硬掩模)可用于掩蔽间隔层110和112的特定部分。在另一个实施例中，各向异性蚀刻也可以去除间隔层110和112的设置在伪栅极122上方的部分。在器件100中，在形成间隔层110和112之前，形成并且凹进低k介电间隔件108。因此，在各个实施例中，间隔层110可以形成在低k介电间隔件108的所有暴露的侧壁(例如，弯曲的侧壁)上。在随后的工艺步骤中，间隔层110和/或112在各个蚀刻工艺期间保护低k介电间隔件108免受破坏。

在图6中，根据一些实施例，在伪栅极堆叠件122和间隔层110/112之间形成ILD114。例如，ILD114可以由诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)，SiO_xC_y，自旋玻璃，自旋聚合物，碳化硅材料，它们的化合物，它们的复合物，它们的组合等的低k介电材料通过诸如旋涂、化学汽相沉积(CVD)和等离子体增强CVD(PECVD)的任何合适的方法形成。ILD114可以包括多个介电层。ILD114可形成在硬掩模124和间隔层110和112(见图5)的顶面上方。随后，去除ILD114的位于伪栅极堆叠件122和硬掩模124上方的部分，从而暴露伪栅极堆叠件122。如图6所示，在一些实施例中，化学机械抛光(CMP)工艺用于将ILD114的上表面平坦化为与伪栅极堆叠件122的上表面平齐。在平坦化期间也去除间隔层110和112的上部，从而在每个伪栅极堆叠件122的相对侧壁上形成间隔件110和112。

图7根据一些实施例示出了选择性去除伪栅极堆叠件122(见图6)。在伪栅极堆叠件122是多晶硅材料的实施例中，可以使用干或湿蚀刻选择性地蚀刻伪栅极堆叠件122。在使用干蚀刻的情况下，工艺气体可以包括CF₄、CHF₃、NF₃、SF₆、Br₂、HBr、Cl₂或它们的组合。可以可选地使用诸如N₂、O₂或Ar的稀释气体。在使用湿蚀刻的情况下，化学物质可包括：NH₄OH:H₂O₂:H₂O(APM)、NH₂OH、KOH、HNO₃:NH₄F:H₂O等。因此，在邻近的间隔件(例如，低k介电间隔件108、间隔件110和间隔件112)之间形成开口130。

图8示出了在低k介电间隔件108之间的开口130中形成栅极堆叠件104。栅极堆叠件104可以包括各个层，诸如界面层，栅极电介质和栅电极(未分别示出)。在这样的实施例中，可以首先形成界面层以包裹围绕鳍102的表面。界面层有助于缓冲衬底和随后形成的高k介电层。在一些实施例中，界面层是化学氧化硅，它可以通过化学反应形成。例如，可以使用去离子水+臭氧(DIO₃)、NH₄OH+H₂O₂+H₂O(APM)、或其他方法形成化学氧化物。其他实施例可以利用用于界面层的不同的材料或工艺。在界面层上形成栅极电介质。在一个实施例中，栅极电介质包括一个或多个高k介电层(例如，具有大于4.0的介电常数)。例如，栅极电介质可以包括一层或多层金属氧化物或Hf、Al、Zr、它们的组合的硅酸盐和它们的多层。其他合适的材料包括金属氧化物、金属合金氧化物以及它们的组合的形式的La、Mg、Ba、Ti、Pb、Zr。示例性材料包括MgO_x、BaTi_xO_y、BaSr_xTi_yO_z、PbTi_xO_y、PbZr_xTi_yO_z等。栅极电介质的形成方法包括分子束沉积(MBD)、原子层沉积(ALD)、物理汽相沉积(PVD)等。

在栅极电介质上方形成栅电极。在一些实施例中，由诸如TaC、TaN、TiN、TaAlN、TaSiN和它们的组合的含钽或含钛材料形成栅电极。这些含金属的材料可以为金属碳化物、金属氮化物或导电金属氧化物的形式。其他实施例可以使用其他类型的金属，诸如W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaCN、TaSiN、Mn、WN、Ru、和Zr。栅电极的形成方法包括ALD、PVD、金属有机化学汽相沉积(MOCVD)等。栅电极可以进一步包括复合栅极结构的两层或多层。例如，可以调整栅电极以表现适用于将形成的器件类型(例如，PMOS器件或NMOS器件)的功函数。一般来说，可能需要将栅电极的功函数调整至硅的频带边沿；也就是说，对于NMOS器件，将功函数调整为靠近导带；而对于PMOS器件，将功函数调整为靠近价带。在一些实施例中，多个层可以用于调整器件的功函数或其他操作特性。在一些实施例中，平坦化(例如，CMP)可用于使栅极堆叠件104的顶面与ILD114平齐。

在图9中，实施凹进以去除栅极堆叠件104的上部。在一些实施例中，凹进每一个栅极堆叠件104以具有位于鳍102上方的垂直尺寸H2。尺寸H2的值可以与低k介电间隔件108的垂直尺寸H1相关。例如，在一些实施例中，尺寸H1可以为尺寸H2的约95％到约105％。已经观察到，当栅极堆叠件104和低k介电间隔件108的垂直尺寸在此范围内时，可以实现有利地降低寄生电容，同时也减少在随后的处理期间(例如，蚀刻ILD114以用于源极/漏极接触件116)对低k介电间隔件108的破坏。

在图10中，将接触开口132图案化为延伸穿过ILD114以暴露源极/漏极区118。利用光刻和蚀刻的组合图案化开口132。例如，可以在ILD上方沉积光刻胶(未示出)。光刻胶可以沉积为毯式层ILD114。接下来，可以使用光刻掩模(未示出)暴露出光刻胶的部分。然后取决于使用负性光刻胶或者正性光刻胶，去除光刻胶的暴露部分或未暴露部分。所产生的图案化的光刻胶可以包括开口，该开口可以用于限定开口132的形状。

例如，使用合适的蚀刻工艺可以将光刻胶的图案转移至形成在ILD114上方的硬掩模(未示出)。硬掩模用于蚀刻下面的ILD114。在蚀刻之后，使用任何合适的工艺去除光刻胶和可选的硬掩模。例如，可以通过等离子体灰化或湿法剥离工艺去除光刻胶。可选地，等离子体灰化工艺之后，可通过实施在硫酸(H₂SO₄)溶液中湿浸以清洗器件200和去除剩余的光刻胶材料。

由于器件100中的邻近的栅极堆叠件104的尺寸接近，蚀刻开口132可能进一步蚀刻硬掩模106、间隔件112和间隔件110。在各个实施例中，蚀刻工艺可能包括使用化学蚀刻剂(例如，碳氟化合物)，该化学蚀刻剂以比间隔件112(例如，CESL)、间隔件110(例如，高选择性间隔件)和硬掩模106更快的速率蚀刻ILD114。由于蚀刻速率的这一差异，开口132可以蚀刻穿过ILD114和暴露源极/漏极区118而不会蚀刻位于硬掩模106、间隔件112和间隔件110下方的栅极堆叠件104或低k介电间隔件108。因此，在开口132的图案化期间，硬掩模106、间隔件110和间隔件112可以用作保护层以防止(或者至少是减少)对栅极堆叠件104或低k介电间隔件108的破坏。虽然图10仅示出了形成在114中的一个接触开口132，但是可以同时地形成任意数量的接触开口132。

接下来，如图11所示，可以用诸如钨、铝、铜、金、银、它们的合金及它们的组合等的导电材料填充开口132以形成电连接至下面的源极/漏极区118的接触件116。接触件116的形成可以包括首先在开口132的底面和侧壁上沉积扩散阻挡层(未示出)。例如，阻挡层可以包括氮化钛、氧化钛、氮化钽、氧化钽等，并且可以形成阻挡层以减少接触件116的导电材料至周围的ILD114的介电材料的扩散。阻挡层和接触件116的形成可以溢出开口132，并且可以实施平坦化工艺(例如，CMP)以从器件100去除多余的导电材料。在一些实施例中，在形成接触件116之前，也可以形成晶种层(未示出)，并且形成接触件116可以包括使用晶种层的化学镀工艺。

随后，可以在ILD114上方形成诸如金属间介电层(IMD)150的额外的介电层。IMD150可以包括在其中形成的导电部件，诸如导电部件152。导电部件152将接触件116电连接至器件100的额外的互连结构和输入/输出部件。导电部件152可以进一步包括可以用于电布线和用于在器件100内形成功能电路的金属线。因此，可以邻近器件100中的栅极堆叠件104形成各个间隔件和源极/漏极接触件。

图13A和图13B分别示出了根据其他实施例的半导体器件200和250的截面图。器件200和250可以基本上类似于器件100，其中相同的参考标号用于代表相同的元件。首先参考图13A，在形成器件200中，在形成间隔件110之后，凹进低k介电间隔件108。因此，间隔件110形成为邻近低k介电间隔件108，但是间隔件110不覆盖低k介电间隔件108的顶部。相反，硬掩模106用于覆盖和保护低k介电间隔件108的顶部。如上所述，硬掩模106也包括具有较高的蚀刻选择性的材料，诸如氮化硅、氧化硅、氮氧化硅等。因此，在器件200中，硬掩模106在形成接触件116期间用于保护低k介电间隔件108免受破坏。在一个实施例中，间隔件110也可以从ILD114和硬掩模106的顶面凹进(见图13B)。在这样的实施例中，硬掩模106可以进一步覆盖间隔件110的顶面。此外，虽然没有明确说明，器件200和250也可以包括如上所述的额外的界面层和/或间隔层。

图14至图21示出了根据一个实施例的形成器件200的各个中间步骤的截面图。在图14中，示出了具有形成在其上的伪栅极堆叠件122的鳍102。硬掩模124形成在伪栅极堆叠件122的顶面上。低k介电层126形成在鳍102和伪栅极堆叠件122上方，并且间隔层110形成在低k介电层126上方。层126和110的形成和组成可以类似于如上所述的器件100。即，低k介电层126包括具有小于约4.0的k值的低k介电材料，同时间隔层110可以包括相对较高蚀刻选择性的材料。例如，低k介电层126可以包括具有小于约4.0的k值的低k介电材料，同时间隔层110包括具有较高介电常数的材料，诸如氮化硅、氧化硅、氮氧化硅等。与器件100不同，在器件200中，在凹进低k介电层126之前而不是之后形成间隔层110以形成低k介电间隔件108。

使用诸如光刻和蚀刻的任何合适的方法可选地去除低k介电层126和间隔层110的位于鳍102上的部分。低k介电层126和间隔层110的位于伪栅极堆叠件122的侧壁上和顶面上方的部分保留。在一个实施例中，在用于在伪栅极堆叠件122之间形成源极/漏极区域118的源极/漏极外延工艺期间，图案化低k介电层126和间隔层110以暴露鳍102。在另一实施例中，独立于源极/漏极形成而图案化低k介电层126和间隔层110。在另一实施例中，低k介电层126和间隔层110保留在鳍102的顶面上。

在图15中，在伪栅极堆叠件122之间形成ILD114。可以如上所述形成ILD114。ILD114可以形成在硬掩模124和间隔层110的顶面上方(见图14)。随后，如上所述，平坦化ILD114的位于伪栅极堆叠件122和硬掩模124上方的部分，从而暴露伪栅极堆叠件122。在平坦化ILD114期间，也去除低k介电层126和间隔层110的上部，从而在每个伪栅极堆叠件122的相对两侧上形成低k介电间隔件108和间隔件110。在一个实施例中，间隔件110设置在低k介电间隔件108和ILD114之间。

图16示出了使用与如上所述的类似的方法选择性地去除伪栅极堆叠件122(见图6)。去除伪栅极堆叠件122在器件200中的邻近的间隔件(例如，低k介电间隔件108和间隔件110)之间形成开口130。

图17示出了在低k介电间隔件108之间的开口130中形成栅极堆叠件104。栅极堆叠件104可以包括多个层，诸如如上所述的界面层、栅极电介质和栅电极(没有单独示出)。如图17进一步示出的，实施凹进以去除栅极堆叠件104的上部。因此，在栅极堆叠件104上方的邻近的低k介电间隔件108之间形成开口134。

在图18中，使用与如上所述的类似的工艺使开口134中的低k介电间隔件108凹进。虽然在图18中，低k介电间隔件108被示出为具有基本上笔直的侧壁，但是取决于所使用的蚀刻工艺，在另一实施例中，低k介电间隔件108可以具有不同的轮廓(例如，如上所述的弯曲的轮廓)。在蚀刻期间，可以沉积BARC层(未示出)以保护低k介电间隔件108的底部。在另一实施例中，在蚀刻期间，伪多晶硅栅极、栅极堆叠件104、另一材料或它们的组合可以用于保护低k介电间隔件108的底部。

在凹进之后，低k介电间隔件108的顶部可以低于ILD114的顶面。在一些实施例中，低k介电间隔件108的垂直尺寸H1可以是栅极堆叠件104的垂直尺寸H2的约95％到约105％。已经观察到，当栅极堆叠件104和低k介电间隔件108的垂直尺寸在此范围内时，可以实现有利地降低寄生电容，同时也减少在随后的处理期间(例如，蚀刻ILD114以用于源极/漏极接触件116)对低k介电间隔件108的破坏。

在一些实施例中(例如，见图12B)，间隔件110也可以使用例如蚀刻工艺被进一步凹进。在这样的实施例中，可以使用与用于凹进低k介电间隔件108所使用的那些工艺条件不同的工艺条件(例如，使用不同的化学蚀刻剂)来实施蚀刻间隔件110。在这样的实施例中，间隔件110的顶部可以高于低k介电间隔件108，甚至是在凹进之后。在一个实施例中，间隔件110的顶部可以至少与低k介电间隔件108的顶部一样高以提供对低k介电间隔件108的侧壁的保护。

在图19中，在开口134中形成硬掩模106(见图20)。可以如上所述的形成硬掩模106，并且硬掩模106可形成为覆盖低k介电间隔件108和栅极堆叠件104的顶面。在也凹进间隔件110(例如，参见图12B)的实施例中，硬掩模106也可形成在间隔件110的顶面上。硬掩模106可以包括比低k介电间隔件108具有更大的蚀刻选择性的材料。硬掩模106可以或可以不包括与间隔件110相同的材料。

接下来，在图20中，如上所述，将接触开口132图案化为延伸穿过ILD114以暴露源极/漏极区118。在各个实施例中，开口132的蚀刻可以包括使用化学蚀刻剂(例如，碳氟化合物)，该化学蚀刻剂以比间隔件110和硬掩模106快的速率蚀刻ILD114。由于蚀刻速率的这一差异，开口132可以延伸穿过ILD114和暴露源极/漏极区118而不会蚀刻位于硬掩模106和间隔件110下方的栅极堆叠件104或低k介电间隔件108。因此，在开口132的图案化期间，硬掩模106和间隔件110可以用作保护层以防止(或者至少是减少)对栅极堆叠件104和低k介电间隔件108的破坏。

接下来，如图21所示，如上所述，可以用诸如钨、铝、铜、金、银、它们的合金及它们的组合等的导电材料填充开口132以形成电连接至下面的源极/漏极区118的接触件116。因此，各个间隔件和源极/漏极接触件可以形成为邻近器件200中的栅极堆叠件104，其中，在形成其他间隔件110之后凹进低k介电间隔件。

图22示出了根据各个实施例的用于形成栅极间隔件的工艺流程300。在步骤302中，在半导体衬底(例如，鳍102，其是下面的衬底的部分)上方形成伪栅极堆叠件(例如，伪栅极堆叠件122)。接下来，在步骤304中，在伪栅极堆叠件的上方形成低k介电层(例如，低k介电层126)并且低k介电层沿着伪栅极堆叠件的侧壁延伸。在步骤306中，蚀刻低k介电层以在伪栅极堆叠件的相对侧壁上形成低k介电间隔件(例如，间隔件108)。

在步骤308中，在低k介电间隔件的侧壁上形成额外的介电间隔件(例如，间隔件110)。在一些实施例中，形成介电间隔件包括在蚀刻低k介电层以形成低k介电间隔件之后，沉积介电间隔层(例如，间隔层110)。在其他实施例中，形成介电间隔件包括在蚀刻低k介电层以形成低k介电间隔件之前，沉积介电间隔层。在任一实施例中，然后去除介电层的上部，以在低k介电间隔件的侧壁上形成介电间隔件。

在步骤310中，以导电栅极堆叠件(例如，栅极堆叠件104)和位于导电栅极堆叠件的顶面上的硬掩模(例如，掩模106)替换伪栅极。在步骤312中，在围绕导电栅极堆叠件的ILD(例如，ILD114)中蚀刻开口(例如，开口132)。开口可以暴露半导体衬底中的源极/漏极区。在一些实施例中，蚀刻开口可以进一步蚀刻硬掩模和介电间隔件，硬掩模和介电间隔件在蚀刻开口期间保护低k介电间隔件和导电栅极堆叠件免受破坏。在步骤314中，在开口中形成接触件(例如，接触件116)。

各个实施例包括位于导电栅极堆叠件的相对侧壁上的栅极间隔件和邻近栅极间隔件的源极/漏极接触件。栅极间隔件包括有利地降低导电栅极堆叠件和源极/漏极接触件之间的寄生电容的低k介电间隔件。在导电栅极堆叠件上方形成硬掩模。将低k介电间隔件凹进为低于硬掩模，并且在一些实施例中，硬掩模可以进一步形成在低k介电间隔件的顶部上。可以在低k介电间隔件的侧壁上形成额外的介电材料(例如，额外的栅极间隔件)。硬掩模和额外的介电材料在形成源极/漏极接触件期间保护低k介电间隔件和导电栅极堆叠件免受蚀刻破坏。因此，可以降低示例性器件中的寄生电容和制造缺陷。

根据一个实施例，一种器件包括：在半导体衬底上方延伸的栅极堆叠件，设置在栅极堆叠件的顶面上的硬掩模，位于栅极堆叠件的侧面上的低k介电间隔件。低k介电间隔件的顶部低于硬掩模的上表面。该器件还包括邻近栅极堆叠件电连接至源极/漏极区的接触件。接触件在低k介电间隔件上方横向地延伸，并且介电材料设置在接触件和低k介电间隔件之间。介电材料比低k介电间隔件对蚀刻具有更高的选择性。

根据另一实施例，一种器件包括：具有源极/漏极区的半导体衬底和栅极堆叠件。栅极堆叠件形成为邻近源极/漏极区。该器件还包括设置在栅极堆叠件上方的硬掩模，电连接至源极/漏极区的源极/漏极接触件和设置在源极/漏极接触件和栅极堆叠件之间的低k介电间隔件。源极/漏极接触件在低k介电间隔件上方横向地延伸，并且，低k介电间隔件的顶部低于硬掩模。介电间隔件至少部分地设置在低k介电间隔件和源极/漏极接触件之间，并且介电间隔件包括具有比低k介电间隔件更高的介电常数的材料。

根据另一个实施例，一种方法包括在半导体衬底上方形成伪栅极堆叠件，在伪栅极堆叠件上方形成低k介电层并且低k介电层沿着伪栅极堆叠件的侧壁延伸和蚀刻低k介电层以形成低k介电间隔件。低k介电间隔件的顶部凹进为低于伪栅极堆叠件的顶面。该方法还包括在低k介电间隔件的侧壁上形成介电间隔件，形成层间电介质，以导电栅极堆叠件和位于导电栅极堆叠件上方的硬掩模替换伪栅极堆叠件，在ILD中蚀刻开口以暴露半导体衬底的源极/漏极区，和在开口中形成接触件。硬掩模和介电间隔件在开口的蚀刻期间保护低k介电间隔件。

前述概述了数个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域的那些普通技术人员应当理解，他们可以容易地使用本发明作为设计或修改其他方法和结构的基础，以执行相同的目的和/或实现本文所引入的实施例的相同优点。本领域的那些普通技术人员也应该认识到，这样的等效构造不背离本发明的精神和范围，并且他们可以在不背离本发明的精神和范围的前提下进行各种改变、替换和变更。