具有双阱的金属氧化物半导体元件及其制造方法与流程

本发明涉及一种具有双阱的金属氧化物半导体(metaloxidesemiconductor,mos)元件及其制造方法，特别是指一种可降低导通电阻并提高崩溃防护电压的mos元件及其制造方法。

背景技术：

图1显示一种典型的金属氧化物半导体(metaloxidesemiconductor,mos)元件100的剖视示意图。如图1所示，mos元件100包含：p型基板101、外延层102、p型阱103a、绝缘区104、n型轻掺杂扩散(lightlydopeddiffusion,ldd)区105a及105b、n型源极106a、n型漏极107a、p型本体区108a、与栅极111a。其中，绝缘区104为区域氧化(localoxidationofsilicon,locos)结构，以定义nmos元件区104a，作为mos元件100操作时主要的作用区。nmos元件区104a的范围由图1中，黑实线区域标注箭号所示的区域。mos元件100是nmos元件，其n型源极106a与其同侧的nldd区105a连接，另外，n型漏极107a与其同侧的nldd区105b连接，前述两个连接的区域，完全由p型阱103a隔开。相对地，典型的pmos元件，也就是将nldd区105a及105b、n型源极106a、与n型漏极107a的导电型改为p型，而p型阱103a与p型本体区108a的导电型改为n型。但由于微缩mos元件尺寸是本领域技术进展的趋势，现有的mos元件在信道缩短的趋势中，会产生包含漏极引起的位能下降(drain-inducedbarrierlowering，dibl)与热载流子效应(hotcarriereffect，hce)的短通道效应(shortchanneleffect，sce)，此为本领域技术人员所熟知，在此不予赘述。

图8显示一种典型的互补式金属氧化物半导体(complementarymetaloxidesemiconductor,cmos)元件600的剖视示意图。如图8所示，cmos元件600包含：p型半导体基板101、外延层102、p型阱103a、n型阱103b、绝缘区104、n型轻掺杂扩散(n-typelightlydopeddiffusion,nldd)区105a与105b、p型轻掺杂扩散(p-typelightlydopeddiffusion,pldd)区105c与105d、n型源极106a、p型源极106b、n型漏极107a、p型漏极107b、p型本体区108a、n型本体区108b、栅极111a、与栅极111b。其中，绝缘区104为区域氧化(localoxidationofsilicon,locos)结构，以定义nmos元件区104a与pmos元件区104b，作为cmos元件100操作时主要的操作区。nmos元件区104a与pmos元件区104b的范围由图1中，粗黑箭头所示意。cmos元件600包括nmos元件区104a与pmos元件区104b。在nmos元件区104a中，其n型源极106a与其相对于栅极111a同侧的nldd区105a连接，另外，n型漏极107a与其相对于栅极111a同侧的nldd区105b连接，前述两个连接的区域，完全由p型阱103a隔开。相对地，在pmos元件区104b中，其p型源极106b与其相对于栅极111b同侧的pldd区105c连接，另外，p型漏极107b与其相对于栅极111b同侧的pldd区105d连接，前述两个连接的区域，完全由n型阱103b隔开。由于微缩cmos元件尺寸是本领域技术进展的趋势，现有的cmos元件在信道缩短的趋势中，会产生包含漏极引起的位能下降(drain-inducedbarrierlowering，dibl)与热载流子效应(hotcarriereffect，hce)的短通道效应(shortchanneleffect，sce)，此为本领域技术人员所熟知，在此不予赘述。

一般而言，以栅极操作电压为5v的mos元件为例，当栅极长度所示意的通道长度低于0.6微米(μm)时，会开始出现sce，若要避免sce，则栅极长度不能继续缩短，当然目前有许多其他的方式解决此sce，但是，若需要保持操作电压在5v左右，例如与其他功率元件整合于一电路中，或是以并联多个mos元件来作为功率元件时，则需要解决既需要栅极操作电压维持在例如5v左右，又避免sce，而使得mos元件可以继续微缩的问题。

有鉴于此，本发明即针对上述现有技术的改善，提出一种具有双阱的mos元件及其制造方法，其可降低导通电阻并提高崩溃防护电压。

技术实现要素：

本发明的目的在于克服现有技术的不足与缺陷，提出一种具有双阱的mos元件及其制造方法，其可降低导通电阻并提高崩溃防护电压。

为达上述目的，就其中一观点言，本发明提供了一种具有双阱的金属氧化物半导体(metaloxidesemiconductor,mos)元件，包含：一半导体基板，于一纵向上，具有相对的一上表面与一下表面；一外延层，形成于该基板上，于该纵向上，具有相对该上表面的一外延层表面，且该外延层堆叠并连接于该上表面上；一第一导电型阱，形成于该外延层中，且于该纵向上，位于该外延层表面下方；一第一导电型本体区，形成于该外延层中的该第一导电型阱上，且于该纵向上，堆叠并连接于该第一导电型阱与该外延层表面之间；一第二导电型阱，形成于该外延层中，且于该纵向上，位于该外延层表面下方，且于一横向上邻接于该第一导电型阱，且该第二导电型阱与该第一导电型阱形成一pn接面；一栅极，形成于该外延层表面上，于该纵向上，该栅极堆叠并连接于该外延层表面上；一第一导电型轻掺杂扩散区，以自我对准工艺步骤，形成于该第一导电型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一导电型阱与该外延层表面之间；一第二导电型轻掺杂扩散区，以自我对准工艺步骤，形成于该第二导电型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二导电型阱与该外延层表面之间；一第二导电型源极，形成于该第一导电型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一导电型阱与该外延层表面之间，且于该横向上，连接于该第一导电型本体区与该第一导电型轻掺杂扩散区之间；以及一第二导电型漏极，形成于该第二导电型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二导电型阱与该外延层表面之间，且于该横向上，与该第二导电型轻掺杂扩散区连接；其中，该pn接面位于该第一导电型轻掺杂扩散区与该第二导电型轻掺杂扩散区之间。

为达上述目的，就另一观点言，本发明提供了一种具有双阱的金属氧化物半导体(metaloxidesemiconductor,mos)元件制造方法，包含：提供一半导体基板，其于一纵向上，具有相对的一上表面与一下表面；形成一外延层于该半导体基板上，且于该纵向上，具有相对该上表面的一外延层表面，且该外延层堆叠并连接于该上表面上；形成一第一导电型阱于该外延层中，且于该纵向上，位于该外延层表面下方；形成一第一导电型本体区于该外延层中的该第一导电型阱上，且于该纵向上，堆叠并连接于该第一导电型阱与该外延层表面之间；形成一第二导电型阱于该外延层中，且于该纵向上，该第二导电型阱位于该外延层表面下方，且于一横向上邻接于该第一导电型阱，且该第二导电型阱与该第一导电型阱形成一pn接面；形成一栅极于该外延层表面上，于该纵向上，该栅极堆叠并连接于该外延层表面上；以自我对准工艺步骤，形成一第一导电型轻掺杂扩散区于该第一导电型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一导电型阱与该外延层表面之间；以自我对准工艺步骤，形成一第二导电型轻掺杂扩散区于该第二导电型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二导电型阱与该外延层表面之间；形成一第二导电型源极于该第一导电型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一导电型阱与该外延层表面之间，且于该横向上，连接于该第一导电型本体区与该第一导电型轻掺杂扩散区之间；以及形成一第二导电型漏极于该第二导电型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二导电型阱与该外延层表面之间，且于该横向上，与该第二导电型轻掺杂扩散区连接；其中，该pn接面位于该第一导电型轻掺杂扩散区与该第二导电型轻掺杂扩散区之间。

在其中一种较佳的实施型态中，该金属氧化物半导体元件还包含一绝缘区，形成于该外延层上，以定义一mos元件区，且该第一导电型本体区、该栅极、该第一导电型轻掺杂扩散区、该第二导电型轻掺杂扩散区、该第二导电型源极、与该第二导电型漏极位于该mos元件区中。

在其中一种较佳的实施型态中，该绝缘区为区域氧化(localoxidationofsilicon,locos)结构或浅沟槽绝缘(shallowtrenchisolation,sti)结构。

在其中一种较佳的实施型态中该第一导电型轻掺杂扩散区的杂质掺杂浓度高于该第一导电型阱的杂质掺杂浓度，且该第二导电型轻掺杂扩散区的杂质掺杂浓度高于该第二导电型阱的杂质掺杂浓度。

在其中一种较佳的实施型态中，该金属氧化物半导体元件还包含一第二导电型埋层，形成于该基板与该外延层中，并于该纵向上，连接于该第一导电型阱下方。

为达上述目的，就另一观点言，本发明提供了一种具有双阱的互补式金属氧化物半导体(complementarymetaloxidesemiconductor,cmos)元件，包含：一半导体基板，于一纵向上，具有相对的一上表面与一下表面；一外延层，形成于该半导体基板上，于该纵向上，具有相对该上表面的一外延层表面，且该外延层堆叠并连接于该上表面上；一绝缘区，形成于该外延层上，用以将该外延层区分为一nmos元件区与一pmos元件区；一第一p型阱，形成于该外延层中的该nmos元件区，且于该纵向上，位于该外延层表面下方；一p型本体区，形成于该外延层中的该第一p型阱上，且于该纵向上，堆叠并连接于该第一p型阱与该外延层表面之间；一第一n型阱，形成于该外延层中的该nmos元件区，且于该纵向上，位于该外延层表面下方，且于一横向上邻接于该第一p型阱，且该第一n型阱与该第一p型阱形成一第一pn接面；一第一栅极，形成于该外延层表面上的该nmos元件区，于该纵向上，该第一栅极堆叠并连接于该外延层表面上；一第一p型轻掺杂扩散(lightlydopeddiffusion,ldd)区，以自我对准工艺步骤，形成于该第一p型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一p型阱与该外延层表面之间；一第一n型轻掺杂扩散(lightlydopeddiffusion,ldd)区，以自我对准工艺步骤，形成于该第一n型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一n型阱与该外延层表面之间；一n型源极，形成于该第一p型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一p型阱与该外延层表面之间，且于该横向上，连接于该p型本体区与该第一p型轻掺杂扩散区之间；一n型漏极，形成于该第一n型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一n型阱与该外延层表面之间，且于该横向上，与该第一n型轻掺杂扩散区连接；一第二n型阱，形成于该外延层中的该pmos元件区，且于该纵向上，位于该外延层表面下方；一n型本体区，形成于该外延层中的该第二n型阱上，且于该纵向上，堆叠并连接于该第二n型阱与该外延层表面之间；一第二p型阱，形成于该外延层中的该pmos元件区，且于该纵向上，位于该外延层表面下方，且于该横向上邻接于该第二n型阱，且该第二n型阱与该第二p型阱形成一第二pn接面；一第二栅极，形成于该外延层表面上的该pmos元件区，于该纵向上，该第二栅极堆叠并连接于该外延层表面上；一第二n型轻掺杂扩散(lightlydopeddiffusion,ldd)区，以自我对准工艺步骤，形成于该第二n型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二n型阱与该外延层表面之间；一第二p型轻掺杂扩散(lightlydopeddiffusion,ldd)区，以自我对准工艺步骤，形成于该第二p型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二p型阱与该外延层表面之间；一p型源极，形成于该第二n型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二n型阱与该外延层表面之间，且于该横向上，连接于该n型本体区与该第二n型轻掺杂扩散区之间；一p型漏极，形成于该第二p型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二p型阱与该外延层表面之间，且于该横向上，与该第二p型轻掺杂扩散区连接；以及一分隔区，连接于该nmos元件区与该pmos元件区之间，且其深度，自该外延层表面开始的纵向向下计算，不低于该第一p型阱、该第一n型阱、该第二n型阱、与该第二p型阱的任一区域的深度；其中，该第一pn接面位于该第一p型轻掺杂扩散区与该第一n型轻掺杂扩散区之间；其中，该第二pn接面位于该第二p型轻掺杂扩散区与该第二n型轻掺杂扩散区之间。

为达上述目的，就另一观点言，本发明提供了一种具有双阱的互补式金属氧化物半导体(metaloxidesemiconductor,mos)元件制造方法，包含：提供一半导体基板，其于一纵向上，具有相对的一上表面与一下表面；形成一外延层于该半导体基板上，且于该纵向上，具有相对该上表面的一外延层表面，且该外延层堆叠并连接于该上表面上；形成一绝缘区于该外延层上，用以将该外延层区分为一nmos元件区与一pmos元件区；形成一第一p型阱于该外延层中的该nmos元件区，且于该纵向上，位于该外延层表面下方；形成一p型本体区于该外延层中的该第一p型阱上，且于该纵向上，堆叠并连接于该第一p型阱与该外延层表面之间；形成一第一n型阱于该外延层中的该nmos元件区，且于该纵向上，位于该外延层表面下方，且于一横向上邻接于该第一p型阱，且该第一n型阱与该第一p型阱形成一第一pn接面；形成一第一栅极于该外延层表面上的该nmos元件区，于该纵向上，该第一栅极堆叠并连接于该外延层表面上；以自我对准工艺步骤，形成一第一p型轻掺杂扩散(lightlydopeddiffusion,ldd)区于该第一p型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一p型阱与该外延层表面之间；以自我对准工艺步骤，形成一第一n型轻掺杂扩散(lightlydopeddiffusion,ldd)区于该第一n型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一n型阱与该外延层表面之间；形成一n型源极于该第一p型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一p型阱与该外延层表面之间，且于该横向上，连接于该p型本体区与该第一p型轻掺杂扩散区之间；形成一n型漏极于该第一n型阱上的该外延层中，且于该纵向上，堆叠并连接于该第一n型阱与该外延层表面之间，且于该横向上，与该第一n型轻掺杂扩散区连接；形成一第二n型阱于该外延层中的该pmos元件区，且于该纵向上，位于该外延层表面下方；形成一n型本体区于该外延层中的该第二n型阱上，且于该纵向上，堆叠并连接于该第二n型阱与该外延层表面之间；形成一第二p型阱于该外延层中的该pmos元件区，且于该纵向上，位于该外延层表面下方，且于该横向上邻接于该第二n型阱，且该第二n型阱与该第二p型阱形成一第二pn接面；形成一第二栅极于该外延层表面上的该pmos元件区，于该纵向上，该第二栅极堆叠并连接于该外延层表面上；以自我对准工艺步骤，形成一第二n型轻掺杂扩散(lightlydopeddiffusion,ldd)区于该第二n型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二n型阱与该外延层表面之间；以自我对准工艺步骤，形成一第二p型轻掺杂扩散(lightlydopeddiffusion,ldd)区于该第二p型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二p型阱与该外延层表面之间；形成一p型源极于该第二n型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二n型阱与该外延层表面之间，且于该横向上，连接于该n型本体区与该第二n型轻掺杂扩散区之间；形成一p型漏极，于该第二p型阱上的该外延层中，且于该纵向上，堆叠并连接于该第二p型阱与该外延层表面之间，且于该横向上，与该第二p型轻掺杂扩散区连接；以及形成一分隔区，连接于该nmos元件区与该pmos元件区之间，且其深度，自该外延层表面开始的纵向向下计算，不低于该第一p型阱、该第一n型阱、该第二n型阱、与该第二p型阱的任一区域的深度；其中，该第一pn接面位于该第一p型轻掺杂扩散区与该第一n型轻掺杂扩散区之间；其中，该第二pn接面位于该第二p型轻掺杂扩散区与该第二n型轻掺杂扩散区之间。

在其中一种较佳的实施型态中，该绝缘区为区域氧化(localoxidationofsilicon,locos)结构或浅沟槽绝缘(shallowtrenchisolation,sti)结构。

在其中一种较佳的实施型态中，该第一p型轻掺杂扩散区的杂质掺杂浓度高于该第一p型阱的杂质掺杂浓度，且该第一n型轻掺杂扩散区的杂质掺杂浓度高于该第一n型阱的杂质掺杂浓度。

在其中一种较佳的实施型态中，该第二p型轻掺杂扩散区的杂质掺杂浓度高于该第二p型阱的杂质掺杂浓度，且该第二n型轻掺杂扩散区的杂质掺杂浓度高于该第二n型阱的杂质掺杂浓度。

在其中一种较佳的实施型态中，该具有双阱的互补式金属氧化物半导体元件，还包含一n型埋层，形成于该基板与该外延层中，且位于其接面，并于该纵向上，连接于该第二p型阱下方。

在其中一种较佳的实施型态中，该分隔区包括一深沟槽绝缘(deeptrenchisolation,dti)结构。

在其中一种较佳的实施型态中，该分隔区包括：一p型分隔区，形成于该外延层中的该nmos元件区，且于该纵向上，位于该外延层表面下方，且于该横向上邻接于该第一n型阱；以及一n型分隔区，形成于该外延层中的该pmos元件区，且于该纵向上，位于该外延层表面下方，且于该横向上邻接于该第二p型阱。

以下通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1显示一种现有mos元件100；

图2显示本发明的第一个实施例；

图3a-3h显示本发明的第二个实施例；

图4显示本发明的第三个实施例；

图5显示本发明的第四个实施例；

图6显示本发明的第五个实施例；

图7a-7c显示现有技术mos元件与根据本发明的mos元件的元件特性的特征曲线比较图；

图8显示一种现有cmos元件600；

图9显示本发明的第六个实施例；

图10a-10i显示本发明的第七个实施例；

图11显示本发明的第八个实施例；

图12显示本发明的第九个实施例；

图13显示本发明的第十个实施例。

图中符号说明

100,200,300,400,500mos元件

101,201半导体基板

201a上表面

201b下表面

102,202外延层

202a外延层表面

103a,203a,203dp型阱

103b,203b,203cn型阱

104,204绝缘区

104a,204anmos元件区

104b,204bpmos元件区

105c,105d,205a,205dpldd区

105a,105b,205b,205cnldd区

106a,206an型源极

106b,206bp型源极

107a,207an型漏极

107b,207bp型漏极

108a,208ap型本体区

108b,208bn型本体区

111a,111b,211a,211b栅极

209,213n型埋层

212a,212bpn接面

213’n型埋层离子植入区

214分隔区

214ap型分隔区

214bn型分隔区

400,500,600,700,800,900,1000cmos元件

di,di’栅极介电层

sp,sp’栅极间隔层

st,st’栅极堆叠层

具体实施方式

本发明中的图式均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。

图2显示本发明的第一个实施例，显示根据本发明的具有双阱的金属氧化物半导体(metaloxidesemiconductor,mos)元件200的剖视示意图。如图2所示，mos元件200，包含：半导体基板201、外延层202、p型阱203a、n型阱203c、绝缘区204、p型轻掺杂扩散(p-typelightlydopeddiffusion,pldd)区205a、n型轻掺杂扩散(n-typelightlydopeddiffusion,nldd)区205b、n型源极206a、n型漏极207a、p型本体区208a、以及与门极211a。

其中，半导体基板201于纵向上(如图中粗黑虚线箭号所示的方向)，具有相对的上表面201a与下表面201b。外延层202形成于半导体基板201上，且于纵向上，堆叠并连接于上表面201a上，具有相对上表面201a的外延层表面202a。p型阱203a形成于外延层202中，且于纵向上，位于外延层表面202a下方。

p型本体区208a形成于外延层202中的p型阱203a上，且于纵向上，堆叠并连接于p型阱203a与外延层表面202a之间。n型阱203c形成于外延层202中，且于纵向上，位于外延层表面202a下方，且于横向上(如图中粗黑实线箭号所示的方向)邻接于p型阱203a，且n型阱203c与p型阱203a邻接而形成pn接面212a。栅极211a形成于外延层表面202a上，于纵向上，栅极211a堆叠并连接于外延层表面202a上。其中，栅极211a包含介电层di、堆叠层st、与间隔层sp。介电层di形成于外延层表面202a上，并与外延层表面202a连接。堆叠层st形成于介电层di上，包含导电材质，用以作为栅极211a的电性接点，亦可作为形成pldd区205a、nldd区205b时的自我对准屏蔽。间隔层sp形成于堆叠层st的侧壁外的外延层表面202a上，包覆堆叠层st的侧壁，包含绝缘材料，亦可作为形成n型源极206a与n型漏极207a时的自我对准屏蔽。

pldd区205a，以自我对准工艺步骤，形成于p型阱203a上的外延层202中，且于纵向上，堆叠并连接于p型阱203a与外延层表面202a之间。nldd区205b，以自我对准工艺步骤，形成于n型阱203c上的外延层202中，且于纵向上，堆叠并连接于n型阱203c与外延层表面202a之间。n型源极206a形成于p型阱203a上的外延层202中，且于纵向上，堆叠并连接于p型阱203a与外延层表面202a之间，且于横向上，连接于p型本体区208a与pldd区205a之间。n型漏极207a形成于n型阱203c上的外延层202中，且于纵向上，堆叠并连接于n型阱203c与外延层表面202a之间，且于横向上，与nldd区205b连接。其中，pn接面212a位于pldd区205a与nldd区205b之间，且pn接面212a在mos元件200的操作区204a范围内，完全隔开pldd区205a与nldd区205b。

其中，绝缘区204例如形成于外延层202上，以定义操作区204a，且p型本体区208a、栅极211a、pldd区205a、nldd区205b、n型源极206a、与n型漏极207a位于操作区204a中。此外，须说明的是，一种较佳的实施方式中，pldd区205a除了与n型源极206a及介电层di邻接之外，只与p型阱203a邻接；而nldd区205b除了与n型漏极207a及介电层di邻接之外，只与n型阱203c邻接。

一种较佳的实施方式，举例而言，其中pldd区205a的杂质掺杂浓度高于p型阱203a的杂质掺杂浓度，且nldd区205b的杂质掺杂浓度高于n型阱203c的杂质掺杂浓度。举例而言，pldd区205a的杂质掺杂浓度高于p型阱203a的杂质掺杂浓度2到10倍，且nldd区205b的杂质掺杂浓度高于n型阱203c的杂质掺杂浓度2到10倍。其中，掺杂浓度指的是，例如在离子植入工艺步骤中，所执行的平面掺杂浓度，一般而言，此平面掺杂浓度，数值会高于在作为退火功能的(anneal)热工艺步骤之后的立体掺杂浓度，此为本领域技术人员所熟知，在此不予赘述。如此的安排，可以缓和sce中的hce。

图3a-3h显示本发明的第二个实施例。图3a-3h显示根据本发明的具有双阱的金属氧化物半导体元件200制造方法的剖视示意图。首先，如图3a所示，提供半导体基板201，其中，半导体基板201例如但不限于为p型硅基板，当然亦可以为其他半导体基板。半导体基板201于纵向上(如图中粗黑虚线箭号所示的方向)，具有相对的上表面201a与下表面201b。接着如图3b所示，形成外延层202于半导体基板201上，且于纵向上，具有相对上表面201a的外延层表面202a，外延层202堆叠并连接于上表面201a上。

接下来，请继续参阅图3b。如图3b所示，形成p型阱203a于外延层202中，且于纵向上，堆叠并连接于半导体基板201的上表面201a上。接着，形成n型阱203c于外延层202中，且于纵向上，n型阱203c位于外延层表面202a下方，且于横向上邻接于p型阱203a。n型阱203c与p型阱203a形成pn接面212a。其中，pn接面212a位于在后续工艺步骤中所形成的pldd区205a与nldd区205b之间。形成p型阱203a与n型阱203c的方法，例如但不限于以光刻工艺、离子植入工艺、与热工艺形成(未示出)，此为本领域技术人员所熟知，在此不予赘述。

接下来，如图3c所示，形成绝缘区204于外延层202上，以定义操作区204a，且在后续工艺中所形成的p型本体区208a、栅极211a、pldd区205a、nldd区205b、n型源极206a、与n型漏极207a皆位于操作区204a中。其中，绝缘区204为如图所示的区域氧化(localoxidationofsilicon,locos)结构或浅沟槽绝缘(shallowtrenchisolation,sti)结构。接下来，如图3d所示，形成介电层di与堆叠层st于外延层表面202a上，且于纵向上，介电层di堆叠并连接于外延层表面202a上，而堆叠层st堆叠并连接于介电层di上。

接下来，如图3e所示，以介电层di与堆叠层st以及光阻层205a’作为屏蔽，以定义pldd区205a的离子植入区，并以离子植入工艺步骤，将p型杂质，以加速离子的形式，植入定义的区域内以形成pldd区205a的离子植入区。接下来，如图3f所示，以介电层di、堆叠层st以及光阻层205b’作为屏蔽，以定义nldd区205b的离子植入区，并以离子植入工艺步骤，将n型杂质，以加速离子的形式(如图中较细虚线箭头所示意)，植入定义的区域内以形成nldd区205b的离子植入区。

接下来，如图3g所示，形成n型源极206a于p型阱203a上的外延层202中，且于该纵向上，堆叠并连接于p型阱203a与外延层表面202a之间，且于横向上，连接于p型本体区208a与pldd区205a之间。须说明的是，在形成n型源极206a的离子植入工艺步骤中，如图3g所示，以间隔层sp、堆叠层st以及光阻层206a’作为屏蔽，以定义n型源极206a的离子植入区，并以离子植入工艺步骤，将n型杂质，以加速离子的形式(如图中较细虚线箭头所示意)，植入定义的区域内以形成n型源极206a的离子植入区。须说明的是，形成n型源极206a的离子植入工艺步骤，例如以控制加速离子行进方向，相对于外延层表面202a具有一倾斜角度，以将部分n型杂质植入间隔层sp下方的外延层202中，以避免通道不导通的现象。

接下来，如图3h所示，形成p型本体区208a于外延层202中的p型阱203a上，且于纵向上，堆叠并连接于p型阱203a与外延层表面202a之间；形成n型漏极207a于n型阱203c上的外延层202中，且于纵向上，堆叠并连接于n型阱203c与外延层表面202a之间，且于横向上，与nldd区205b连接；其中，pn接面212a位于pldd区205a与nldd区205b之间。当然，形成n型漏极207a的离子植入工艺步骤，可以与形成n型源极206a的离子植入工艺步骤整合为同一个工艺步骤，将于后详述。

一种较佳的实施方式，举例而言，其中pldd区205a的杂质掺杂浓度高于p型阱203a的杂质掺杂浓度，且nldd区205b的杂质掺杂浓度高于n型阱203c的杂质掺杂浓度。举例而言，pldd区205a的杂质掺杂浓度高于p型阱203a的杂质掺杂浓度2到10倍，且nldd区205b的杂质掺杂浓度高于n型阱203c的杂质掺杂浓度2到10倍。其中，掺杂浓度指的是，例如在离子植入工艺步骤中，所执行的平面掺杂浓度，一般而言，此平面掺杂浓度，数值会高于在作为退火(anneal)功能的热工艺步骤之后的立体掺杂浓度，此为本领域技术人员所熟知，在此不予赘述。如此的安排，可以缓和sce中的hce。

图4显示本发明的第三个实施例。本实施例显示根据本发明的mos元件300的剖视示意图。与第一个实施利不同之处在于，本实施例的mos元件300还包含n型埋层209，形成于基板201与外延层202中，且位于其接面，并于该纵向上，连接于p型阱203a下方。其目的在于电性隔开p型阱203a与半导体基板201，以避免p型阱203a与半导体基板201电性直接连接，造成电性上的错误，尤其当半导体基板201具有p型导电型时。

图5显示本发明的第四个实施例。本实施例显示根据本发明的mos元件400的剖视示意图。本实施例旨在说明根据本发明，形成绝缘区204的方式，并不限于如第一个实施例所示。本实施例与第一个实施例不同之处在于，如图5所示，绝缘区204为浅沟槽绝缘(shallowtrenchisolation,sti)结构而非如第一个实施例中，绝缘区204为区域氧化(localoxidationofsilicon,locos)结构。其他的工艺与第一个实施例相同，形成如图5所示的mos元件400。

图6显示本发明的第五个实施例。本实施例显示根据本发明的mos元件500的剖视示意图。本实施例旨在说明根据本发明，形成n型漏极207a的离子植入工艺步骤，可以与形成n型源极206a的离子植入工艺步骤整合为同一个工艺步骤，这使得n型杂质，在形成n型漏极207a时，也如在n型源极206a相似，其加速离子行进方向，以相对于外延层表面202a具有一倾斜角度，将部分n型杂质植入间隔层sp下方的外延层202中，如图6所示，如此一来，可节省另外单独形成n型漏极207a的工艺步骤，以降低制造成本。

需说明的是，本发明在许多特征上，与现有技术不同。以第一个实施例说明如下：比较图1所示的现有技术mos元件100与根据本发明的第一个实施例mos元件200，根据本发明的mos元件200与现有技术mos元件100不同之处主要有以下三点：

1.根据本发明的mos元件200具有不同导电型的双阱，其中，p型阱203a在n型源极206a相对于pn接面212a同侧；而n型阱203c在n型漏极207a相对于pn接面212a同侧；

2.根据本发明的mos元件200具有不同导电型的双ldd区，其中，pldd区205a在p型阱203a相对于pn接面212a同侧；而nldd区205b在n型阱203c相对于pn接面212a同侧；

3.根据本发明的mos元件200具有由p型阱203a与n型阱203c形成的pn接面212a，前述”同侧”，即是指在pn接面212a的同一侧。且pn接面212a介于pldd区205a与nldd区205b之间。

在现有技术mos元件100的正常操作中，施加于栅极111a的栅极偏压，在p型阱103和栅极111a的介电层di的接面处，吸引导电载子而形成通道(如图1中黑色虚线框线所示意)，栅极偏压改变，则通道中导电载子的数量跟着改变，造成通道(channel)附近电场改变，使通道特性发生变化，导致电流改变。此为本领域技术人员所熟知，在此不予赘述。而根据本发明的mos元件200，其信道是由p型阱203a与n型源极206a所决定，而非如现有技术mos元件100的信道是由与n型源极106a同侧的nldd区105a及与n型漏极107a同侧的nldd区105b所决定。根据本发明的mos元件200的信道如图2中黑色虚线框线所示意，且元件间距(pitch)，以栅极长度代表，可以在达成相同的电性时相对较短，也就是通道相对较短，这使得导通电阻较低，而且由于pldd区205a的杂质掺杂浓度高于p型阱203a的杂质掺杂浓度，也因此成功抑制了sce。此外，在现有技术mos元件100中，其崩溃发生于漏极107a端的nldd区105b与p型阱103a间的接面，由于nldd区105b的杂质掺杂浓度相对较高，因此其崩溃电压相对较低。而根据本发明的mos元件200，其崩溃(breakdown)发生于pn接面212a，由于n型阱203c的杂质掺杂浓度相对较低，因此其崩溃电压相对较高，热载流子(hotcarrier)效应也相对被抑制。

图7a显示现有技术mos元件与根据本发明的mos元件的元件特性的特征曲线比较图，如图7a所示，横轴示意mos元件的栅极长度，左侧纵轴示意mos元件的临界电压(thresholdvoltage)，右侧纵轴示意mos元件的崩溃电压。且粗黑实线示意根据本发明的mos元件的元件特性的特征曲线，而粗黑虚线示意现有技术mos元件的元件特性的特征曲线。图7a示意根据本发明的mos元件于栅极长度在缩短的状况下，也未发生dibl，其临界电压大致维持在相同的位准，且其崩溃电压也相对较高，此为根据本发明的mos元件优于现有技术mos元件的特性之一。

图7b显示现有技术n型mos元件与根据本发明的n型mos元件的元件特性的特征曲线比较图，如图7b所示，横轴示意n型mos元件的栅极长度，左侧纵轴示意n型mos元件的临界电压，右侧纵轴示意n型mos元件的导通电阻。且粗黑实线示意根据本发明的n型mos元件的元件特性的特征曲线，而粗黑虚线示意现有技术n型mos元件的元件特性的特征曲线。图7b示意根据本发明的n型mos元件于栅极长度在缩短的状况下，也未发生dibl，其临界电压大致维持在相同的位准，而现有技术n型mos元件，于栅极长度在缩短的状况下，发生了dibl，其临界电压的位准随栅极长度缩短而下降，因此，要避免临界电压的位准下降，又要维持相当的栅极操作电压(例如5v)，现有技术n型mos元件其栅极长度大略不可低于0.6μm，而根据本发明的n型mos元件的栅极长度可以缩短至0.3μm也不会出现dibl，但为避免降低崩溃电压，在此例中，以0.4μm较佳；因此，由于根据本发明，栅极长度在避免sce可采用较短的栅极长度，其导通电阻相对较低，元件可以缩小，也降低制造成本，此为根据本发明的mos元件优于现有技术mos元件的特性之一。

图7c显示现有技术p型mos元件与根据本发明的p型mos元件的元件特性的特征曲线比较图，如图7c所示，横轴示意p型mos元件的栅极长度，左侧纵轴示意p型mos元件的临界电压，右侧纵轴示意p型mos元件的导通电阻。且粗黑实线示意根据本发明的p型mos元件的元件特性的特征曲线，而粗黑虚线示意现有技术p型mos元件的元件特性的特征曲线。图7c示意根据本发明的p型mos元件于栅极长度在缩短的状况下，相较于现有技术p型mos元件的dibl，明显缓和许多，其临界电压的位准下降的程度相对缓和，而现有技术p型mos元件，于栅极长度在缩短的状况下，发生了严重的dibl，其临界电压的位准随栅极长度缩短而快速下降，因此，要避免临界电压的位准快速下降，又要维持相当的栅极操作电压(例如5v)，现有技术p型mos元件其栅极长度大略不可低于0.6μm，而根据本发明的p型mos元件的栅极长度可以缩短至0.3μm也不会出现dibl，但为避免降低崩溃电压，在此例中，以0.4μm较佳；因此，由于根据本发明，栅极长度在避免sce可采用较短的栅极长度，其导通电阻相对较低，元件可以缩小，也降低制造成本，此为根据本发明的mos元件优于现有技术mos元件的特性之一。

图9显示本发明的第六个实施例，显示根据本发明的具有双阱的互补式金属氧化物半导体(complementarymetaloxidesemiconductor,cmos)元件700的剖视示意图。如图9所示，cmos元件700例如包含：半导体基板201、外延层202、p型阱203a与203d、n型阱203b与203c、绝缘区204、p型轻掺杂扩散(lightlydopeddiffusion,ldd)区205a与205d、n型轻掺杂扩散(lightlydopeddiffusion,ldd)区205b与205c、n型源极206a、n型漏极207a、p型源极206b、p型漏极207b、p型本体区208aa、n型本体区208b、栅极211a与211b、n型埋层213、以及分隔区214。

半导体基板201于纵向上(如图中粗黑虚线箭号所示的方向)，具有相对的上表面201a与下表面201b。外延层202形成于半导体基板201上，且于纵向上，堆叠并连接于上表面201a上，具有相对上表面201a的外延层表面202a。绝缘区204形成于外延层202上，用以将外延层202区分为nmos元件区204a与pmos元件区204b(如图中粗黑实线区域标注箭号所示的区域)。

p型阱203a形成于外延层202的nmos元件区204a中，且于纵向上，位于外延层表面202a下方。p型本体区208aa形成于外延层202中的p型阱203a上，且于纵向上，堆叠并连接于p型阱203a与外延层表面202a之间。n型阱203c形成于外延层202的nmos元件区204a中，且于纵向上，位于外延层表面202a下方，且于横向上(如图中粗黑实线箭号所示的方向)邻接于p型阱203a，且n型阱203c与p型阱203a邻接而形成pn接面212a。栅极211a形成于外延层表面202a上的nmos元件区204a中，于纵向上，栅极211a堆叠并连接于外延层表面202a上。其中，栅极211a包含介电层di、堆叠层st、与间隔层sp。介电层di形成于外延层表面202a上，并与外延层表面202a连接。堆叠层st形成于介电层di上，包含导电材质，用以作为栅极211a的电性接点，亦可作为形成pldd区205a与nldd区205b时的自我对准屏蔽。间隔层sp形成于堆叠层st的侧壁外的外延层表面202a上，包覆堆叠层st的侧壁，包含绝缘材料，亦可作为形成n型漏极207a与n型源极206a时的自我对准屏蔽。

pldd区205a，以自我对准工艺步骤，形成于p型阱203a上的外延层202中，且于纵向上，堆叠并连接于p型阱203a与外延层表面202a之间。nldd区205b，以自我对准工艺步骤，形成于n型阱203c上的外延层202中，且于纵向上，堆叠并连接于n型阱203c与外延层表面202a之间。n型源极206a形成于p型阱203a上的外延层202中，且于纵向上，堆叠并连接于p型阱203a与外延层表面202a之间，且于横向上，连接于p型本体区208aa与pldd区205a之间。n型漏极207a形成于n型阱203c上的外延层202中，且于纵向上，堆叠并连接于n型阱203c与外延层表面202a之间，且于横向上，与nldd区205b连接。其中，pn接面212a位于pldd区205a与nldd区205b之间，且pn接面212a在nmos元件区204a范围内，介于pldd区205a与nldd区205b之间。

n型阱203b形成于外延层202的pmos元件区204b中，且于纵向上，位于外延层表面202a下方。n型本体区208b形成于外延层202中的n型阱203b上，且于纵向上，堆叠并连接于n型阱203b与外延层表面202a之间。p型阱203d形成于外延层202的pmos元件区204b中，且于纵向上，位于外延层表面202a下方，且于横向上(如图中粗黑实线箭号所示的方向)邻接于n型阱203b，且p型阱203d与n型阱203b邻接而形成pn接面212b。栅极211b形成于外延层表面202a上的pmos元件区204b中，于纵向上，栅极211b堆叠并连接于外延层表面202a上。其中，栅极211b包含介电层di’、堆叠层st’、与间隔层sp’。介电层di’形成于外延层表面202a上，并与外延层表面202a连接。堆叠层st’形成于介电层di’上，包含导电材质，用以作为栅极211b的电性接点，亦可作为形成nldd区205c与pldd区205d时的自我对准屏蔽。间隔层sp’形成于堆叠层st’的侧壁外的外延层表面202a上，包覆堆叠层st’的侧壁，包含绝缘材料，亦可作为形成p型漏极207b与p型源极206b时的自我对准屏蔽。

nldd区205c，以自我对准工艺步骤，形成于n型阱203b上的外延层202中，且于纵向上，堆叠并连接于n型阱203b与外延层表面202a之间。pldd区205d，以自我对准工艺步骤，形成于p型阱203d上的外延层202中，且于纵向上，堆叠并连接于p型阱203d与外延层表面202a之间。p型源极206b形成于n型阱203b上的外延层202中，且于纵向上，堆叠并连接于n型阱203b与外延层表面202a之间，且于横向上，连接于n型本体区208b与nldd区205c之间。n型漏极207b形成于p型阱203d上的外延层202中，且于纵向上，堆叠并连接于p型阱203d与外延层表面202a之间，且于横向上，与pldd区205d连接。其中，pn接面212b位于nldd区205c与pldd区205d之间，且pn接面212b在pmos元件区204b范围内，介于nldd区205c与pldd区205d之间。

其中，绝缘区204例如形成于外延层202上，以定义nmos元件区204a与pmos元件区204b；且p型本体区208aa、栅极211a、pldd区205a、nldd区205b、n型源极206a、与n型漏极207a位于nmos元件区204a中；n型本体区208b、栅极211b、n型轻掺杂扩散区205c、p型轻掺杂扩散区205d、p型源极206b、与p型漏极207b位于pmos元件区204b中。此外，须说明的是，一种较佳的实施方式中，pldd区205a除了与n型源极206a及介电层di邻接之外，只与p型阱203a邻接；而nldd区205b除了与n型漏极207a及介电层di邻接之外，只与n型阱203c邻接；而n型轻掺杂扩散区205c除了与p型源极206b及介电层di’邻接之外，只与n型阱203b邻接；而p型轻掺杂扩散区205d除了与p型漏极207b及介电层di’邻接之外，只与p型阱203d邻接。

其中，具有双阱的cmos元件700，例如但不限于还包含n型埋层213，形成于基板201与外延层202中，且位于基板201与外延层202接面，并于纵向上，连接于p型阱203d下方。n型埋层213大致上皆位于p型阱203d下方，且隔开p型阱203d与基板201，用以使p型阱203d与基板201在电性上不直接连接。

其中，分隔区214连接于nmos元件区204a与pmos元件区204b之间，并隔开nmos元件区204a与pmos元件区204b。且分隔区214的纵向深度，自外延层表面202a开始的纵向向下计算，不低于p型阱203a、n型阱203c、n型阱203b、与p型阱203d的任一区域的深度。

一种较佳的实施方式，举例而言，其中pldd区205a的杂质掺杂浓度高于p型阱203a的杂质掺杂浓度，且nldd区205b的杂质掺杂浓度高于n型阱203c的杂质掺杂浓度。举例而言，pldd区205a的杂质掺杂浓度高于p型阱203a的杂质掺杂浓度2到10倍，且nldd区205b的杂质掺杂浓度高于n型阱203c的杂质掺杂浓度2到10倍。其中，掺杂浓度指的是，例如在离子植入工艺步骤中，所执行的平面掺杂浓度，一般而言，此平面掺杂浓度，数值会高于在热工艺步骤之后的立体掺杂浓度，此为本领域技术人员所熟知，在此不予赘述。如此的安排，可以缓和sce中的hce。

一种较佳的实施方式，举例而言，如图2所示，其中分隔区214包括深沟槽绝缘(deeptrenchisolation,dti)结构。

图10a-10i显示本发明的第七个实施例。图10a-10i显示根据本发明的具有双阱的互补式金属氧化物半导体元件700制造方法的剖视示意图。首先，如图10a所示，提供半导体基板201，其中，半导体基板201例如但不限于为p型硅基板，当然亦可以为其他半导体基板。半导体基板201于纵向上(如图中粗黑虚线箭号所示的方向)，具有相对的上表面201a与下表面201b。接着以光刻工艺步骤及离子植入工艺步骤，形成n型埋层离子植入区213’。接着如图10b所示，形成外延层202于半导体基板201上，且于纵向上，具有相对上表面201a的外延层表面202a，外延层202堆叠并连接于上表面201a上。并以热工艺步骤，形成n型埋层213于半导体基板201与外延层202中，且位于n型埋层213与半导体基板201的接面。

接下来，请继续参阅图10b，形成p型阱203a与203d于外延层202中，且于纵向上，堆叠并连接于半导体基板201的上表面201a上。接着，形成n型阱203b与203c于外延层202中，且于纵向上，n阱203b与203c位于外延层表面202a下方，且于横向上分别邻接于p型阱203d与203a。n型阱203c与p型阱203a形成pn接面212a；n型阱203b与p型阱203d形成pn接面212b。其中，pn接面212a位于在后续工艺步骤中所形成的pldd区205a与nldd区205b之间；pn接面212b位于在后续工艺步骤中所形成的p型轻掺杂扩散区205d与n型轻掺杂扩散区205c之间。形成p型阱203a与203d，以及形成n型阱203b与203c的方法，例如但不限于以光刻工艺、离子植入工艺、与热工艺形成(未示出)，此为本领域技术人员所熟知，在此不予赘述。

接下来，如图10c所示，形成分隔区214连接于nmos元件区204a与pmos元件区204b之间，并隔开nmos元件区204a与pmos元件区204b。分隔区214例如但不限于如图所示的深沟槽绝缘(deeptrenchisolation,dti)结构，其为本领域技术人员所熟知，在此不予赘述。接着，形成绝缘区204于外延层202上，以定义nmos元件区204a与pmos元件区204b，且在后续工艺中，所形成的p型本体区208aa、栅极211a、pldd区205a、nldd区205b、n型源极206a、与n型漏极207a位于nmos元件区204a中；n型本体区208b、栅极211b、n型轻掺杂扩散区205c、p型轻掺杂扩散区205d、p型源极206b、与p型漏极207b位于pmos元件区204b中。其中，绝缘区204为如图所示的区域氧化(localoxidationofsilicon,locos)结构或浅沟槽绝缘(shallowtrenchisolation,sti)结构。接下来，如图10d所示，形成介电层di及di’，与堆叠层st及st’于外延层表面202a上，且于纵向上，介电层di及di’堆叠并连接于外延层表面202a上，而堆叠层st及st’堆叠并连接于介电层di上。

接下来，如图10e所示，例如在相同的光刻工艺步骤中，分别以介电层di及di’与堆叠层st及st’以及光阻层205a’作为屏蔽，以定义pldd区205a及205d的离子植入区，并例如以相同的离子植入工艺步骤，将p型杂质，以加速离子的形式(如图中较细虚线箭头所示意)，植入定义的区域内，以形成pldd区205a及205d的离子植入区。接下来，如图10f所示，例如在相同的光刻工艺步骤中，分别以介电层di及di’、堆叠层st及st’以及光阻层205b’作为屏蔽，以定义nldd区205b及205c的离子植入区，并以离子植入工艺步骤，将n型杂质，以加速离子的形式(如图中较细虚线箭头所示意)，植入定义的区域内，以形成nldd区205b及205c的离子植入区。

接下来，如图10g所示，形成n型源极206a于p型阱203a上的外延层202中，且于纵向上，堆叠并连接于p型阱203a与外延层表面202a之间，且于横向上，连接于后续工艺步骤所形成的p型本体区208aa与pldd区205a之间。须说明的是，在形成n型源极206a的离子植入工艺步骤中，如图10g所示，以间隔层sp、堆叠层st以及光阻层206a’作为屏蔽，以定义n型源极206a的离子植入区，并以离子植入工艺步骤，将n型杂质，以加速离子的形式(如图中较细虚线箭头所示意)，植入定义的区域内，以形成n型源极206a的离子植入区。须说明的是，形成n型源极206a的离子植入工艺步骤，例如以控制加速离子行进方向，相对于外延层表面202a具有一倾斜角度，以将部分n型杂质植入间隔层sp下方的外延层202中，以避免通道不导通的现象。

接下来，如图10h所示，形成p型源极206b于n型阱203b上的外延层202中，且于纵向上，堆叠并连接于n型阱203b与外延层表面202a之间，且于横向上，连接于后续工艺步骤所形成的n型本体区208b与n型轻掺杂扩散区205c之间。须说明的是，在形成p型源极206b的离子植入工艺步骤中，如图10h所示，以间隔层sp’、堆叠层st’以及光阻层206b’作为屏蔽，以定义p型源极206b的离子植入区，并以离子植入工艺步骤，将p型杂质，以加速离子的形式(如图中较细虚线箭头所示意)，植入定义的区域内，以形成p型源极206b的离子植入区。须说明的是，形成p型源极206b的离子植入工艺步骤，例如以控制加速离子行进方向，相对于外延层表面202a具有一倾斜角度，以将部分p型杂质植入间隔层sp’下方的外延层202中，以避免通道不导通的现象。

接下来，如图10i所示，形成p型本体区208aa于外延层202中的p型阱203a上，且于纵向上，堆叠并连接于p型阱203a与外延层表面202a之间；形成n型漏极207a于n型阱203c上的外延层202中，且于纵向上，堆叠并连接于n型阱203c与外延层表面202a之间，且于横向上，与nldd区205b连接；其中，pn接面212a位于pldd区205a与nldd区205b之间。当然，形成n型漏极207a的离子植入工艺步骤，可以与形成n型源极206a的离子植入工艺步骤整合为同一个工艺步骤，将于后详述。

接下来，请继续参照图10i，形成n型本体区208b于外延层202中的n型阱203b上，且于纵向上，堆叠并连接于n型阱203b与外延层表面202a之间；形成p型漏极207b于p型阱203d上的外延层202中，且于纵向上，堆叠并连接于p型阱203d与外延层表面202a之间，且于横向上，与p型轻掺杂扩散区205d连接；其中，pn接面212b位于n型轻掺杂扩散区205c与p型轻掺杂扩散区205d之间。当然，形成p型漏极207b的离子植入工艺步骤，可以与形成p型源极206b的离子植入工艺步骤整合为同一个工艺步骤，将于后详述。

一种较佳的实施方式，举例而言，其中pldd区205a的杂质掺杂浓度高于p型阱203a的杂质掺杂浓度，且nldd区205b的杂质掺杂浓度高于n型阱203c的杂质掺杂浓度。举例而言，pldd区205a的杂质掺杂浓度高于p型阱203a的杂质掺杂浓度2到10倍，且nldd区205b的杂质掺杂浓度高于n型阱203c的杂质掺杂浓度2到10倍。举例而言，其中n型轻掺杂扩散区205c的杂质掺杂浓度高于n型阱203b的杂质掺杂浓度，且p型轻掺杂扩散区205d的杂质掺杂浓度高于p型阱203d的杂质掺杂浓度。举例而言，n型轻掺杂扩散区205c的杂质掺杂浓度高于n型阱203b的杂质掺杂浓度2到10倍，且p型轻掺杂扩散区205d的杂质掺杂浓度高于p型阱203d的杂质掺杂浓度2到10倍。其中，掺杂浓度指的是，例如在离子植入工艺步骤中，所执行的平面掺杂浓度，一般而言，此平面掺杂浓度，数值会高于在退火(anneal)热工艺步骤之后的立体掺杂浓度，此为本领域技术人员所熟知，在此不予赘述。如此的安排，可以缓和sce中的hce。

图11显示本发明的第八个实施例。本实施例显示根据本发明的cmos元件800的剖视示意图。与第七个实施利不同之处在于，本实施例的cmos元件800的分隔区214，包括p型分隔区214a与n型分隔区214b。p型分隔区214a形成于外延层202中的nmos元件区204a，且于该纵向上，位于该外延层表面202a下方，且于横向上邻接于n型阱203c。n型分隔区214b形成于外延层202中的pmos元件区204b，且于纵向上，位于外延层表面202a下方，且于横向上邻接于p型阱203d。且分隔区214的纵向深度，自外延层表面202a开始的纵向向下计算，不低于p型阱203a、n型阱203c、n型阱203b、与p型阱203d的任一区域的深度。

图12显示本发明的第九个实施例。本实施例显示根据本发明的cmos元件900的剖视示意图。本实施例旨在说明根据本发明，形成绝缘区204的方式，并不限于如第七个实施例所示。本实施例与第七个实施例不同之处在于，如图12所示，绝缘区204为浅沟槽绝缘(shallowtrenchisolation,sti)结构而非如第七个实施例中，绝缘区204为区域氧化(localoxidationofsilicon,locos)结构。其他的工艺与第七个实施例相同，形成如图12所示的cmos元件900。

图13显示本发明的第十个实施例。本实施例显示根据本发明的cmos元件1000的剖视示意图。本实施例旨在说明根据本发明，形成n型漏极207a的离子植入工艺步骤，可以与形成n型源极206a的离子植入工艺步骤整合为同一个工艺步骤，这使得n型杂质，在形成n型漏极207a时，也如在n型源极206a相似，其加速离子行进方向，以相对于外延层表面202a具有一倾斜角度，将部分n型杂质植入间隔层sp下方的外延层202中，如图6所示，如此一来，可节省另外单独形成n型漏极207a的工艺步骤，以降低制造成本。此外，根据本发明，形成p型漏极207b的离子植入工艺步骤，可以与形成p型源极206b的离子植入工艺步骤整合为同一个工艺步骤，这使得p型杂质，在形成p型漏极207b时，也如在p型源极206b相似，其加速离子行进方向，以相对于外延层表面202a具有一倾斜角度，将部分p型杂质植入间隔层sp’下方的外延层202中，如图13所示，如此一来，可节省另外单独形成p型漏极207b的工艺步骤，以降低制造成本。

需说明的是，本发明在许多特征上，与现有技术不同。以第七个实施例说明如下：比较图8所示的现有技术cmos元件600与根据本发明的第七个实施例cmos元件700，根据本发明的cmos元件700与现有技术cmos元件600不同之处主要有以下四点：

1.根据本发明的cmos元件700具有不同导电型的双阱，例如，p型阱203a在n型源极206a相对于pn接面212a同侧；而n型阱203c在n型漏极207a相对于接面pn接面212a同侧；n型阱203b在p型源极206b相对于pn接面212b同侧；而p型阱203d在p型漏极207b相对于接面pn接面212b同侧；

2.根据本发明的cmos元件700分别在nmos元件区204a与pmos元件区204b具有不同导电型的双ldd区，其中，pldd区205a在p型阱203a相对于pn接面212a同侧；而nldd区205b在n型阱203c相对于pn接面212a同侧；nldd区205c在n型阱203b相对于pn接面212b同侧；而pldd区205d在p型阱203d相对于pn接面212b同侧；

3.根据本发明的cmos元件700具有由p型阱203a与n型阱203c形成的pn接面212a，且具有由n型阱203b与p型阱203d形成的pn接面212b，前述”同侧”，即是指在pn接面212a或212b的同一侧。且pn接面212a介于pldd区205a与nldd区205b之间，pn接面212b介于nldd区205c与pldd区205d之间。

4.据本发明的cmos元件700具有分隔区214连接于nmos元件区204a与pmos元件区204b之间，并隔开nmos元件区204a与pmos元件区204b。且分隔区214的纵向深度，自外延层表面202a开始的纵向向下计算，不低于p型阱203a、n型阱203c、n型阱203b、与p型阱203d的任一区域的深度。

举例而言，在现有技术cmos元件600的nmos元件区104a正常操作中，施加于栅极111a的栅极偏压，在p型阱103a和栅极111a的介电层的接面处，吸引导电载子而形成通道(如图1中黑色虚线框线所示意)，栅极偏压改变，则通道中导电载子的数量跟着改变，造成通道(channel)附近电场改变，使通道特性发生变化，导致电流改变。此为本领域技术人员所熟知，在此不予赘述。而根据本发明的cmos元件700的nmos元件区204a，其通道是由p型阱203a与n型源极206a所决定，而非如现有技术cmos元件600的nmos元件区104a中的通道是由与n型源极106a同侧的nldd区105a及与n型漏极107a同侧的nldd区105b所决定。根据本发明的cmos元件700的nmos元件区204a的信道如图9中黑色虚线框线所示意，且元件间距(pitch)，以栅极长度代表，可以在达成相同的电性时相对较短，也就是通道相对较短，这使得导通电阻较低，而且由于pldd区205a的杂质掺杂浓度高于p型阱203a的杂质掺杂浓度，也因此成功抑制了sce。此外，在现有技术cmos元件600的nmos元件区104a中，其崩溃发生于漏极107a端的nldd区105b与p型阱103a间的接面，由于nldd区105b的杂质掺杂浓度相对较高，因此其崩溃电压相对较低。而根据本发明的cmos元件700的nmos元件区204a，其崩溃(breakdown)发生于pn接面212a，由于n型阱203c的杂质掺杂浓度相对较低，因此其崩溃电压相对较高，热载流子(hotcarrier)效应也相对被抑制。同理可以推及根据本发明的cmos元件700的pmos元件区204b，其崩溃(breakdown)电压相对现有技术较高，热载流子(hotcarrier)效应也相对现有技术被抑制。

以上已针对较佳实施例来说明本发明，以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如临界电压调整区等；再如，光刻技术并不限于光罩技术，亦可包含电子束光刻技术。再例如，所有实施例中的变化，可以交互采用，例如图11实施例中的分隔区214包括p型分隔区214a与n型分隔区214b，也可以应用于图12与图13的实施例，等等。凡此种种，皆可根据本发明的教示类推而得，因此，本发明的范围应涵盖上述及其他所有等效变化。