晶体管及其形成方法与流程

本发明涉及半导体制造领域，特别涉及一种晶体管及其形成方法。

背景技术：

半导体器件中，晶体管是一种重要的基本器件。晶体管的基本结构包括三个主要区域：源极(Source)、漏极(Drain)以及栅极(Gate)。其中源极和漏极是通过高掺杂形成。根据器件类型不同，可以分为N型掺杂(NMOS)和P型掺杂(PMOS)。

随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着MOS器件尺寸的减小，MOS器件的沟道随之缩短。由于沟道缩短，MOS器件的缓变沟道近似不再成立，而凸显出各种不利的物理效应，特别是短沟道效应(Short Chanel Effect,SCE)，使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。目前，通常使用超浅结(Ultra Shallow Junction)结构以改善器件的短沟道效应。

超浅结结构就是在重掺杂的源极和漏极之间沟道区的两端，设置轻掺杂(Lightly Doped Drain,LDD)的区域，使漏区的轻掺杂区域(即轻掺杂漏区)承受部分电压，以控制晶体管的短沟道效应，改善器件性能。

但是通过这种方法形成的晶体管依旧存在结漏电的问题，影响所形成器件的性能。如何优化超浅结结构，抑制超浅结器件的结漏电，使超浅结结构有效控制晶体管的短沟道效应，避免器件电学性能下降，成为本领域技术人员亟待解决的问题。

技术实现要素：

本发明解决的问题是提供一种晶体管及其形成方法，抑制超浅结器件结漏电，提高所形成晶体管的性能。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：

提供基底，所述基底表面形成有栅极结构；

在栅极结构两侧的基底内形成第一掺杂层；

在栅极结构的侧壁形成第一侧墙；

去除所述第一侧墙两侧的第一掺杂层；

在第一侧墙两侧的基底内形成第二掺杂层，所述第二掺杂层的掺杂浓度高于所述第一掺杂层的掺杂浓度；

在第一侧墙侧壁形成第二侧墙；

在所述第二侧墙两侧的基底中形成源区或漏区。

可选的，形成第一掺杂层的步骤中，所述第一掺杂层的厚度在2纳米到10纳米范围内。

可选的，形成第一掺杂层的步骤包括：对所述栅极结构两侧的基底进行第一离子注入以形成第一掺杂层。

可选的，进行第一离子注入的步骤中，所述离子注入能量在1.5KeV到3.0KeV范围内，注入剂量在5E12atoms/cm²到8E13atoms/cm²范围内，倾斜角度在0°到15°范围内。

可选的，形成第二掺杂层的步骤中，所述第二掺杂层的厚度在10纳米到40纳米范围内。

可选的，形成第二掺杂层的步骤包括：通过对第一侧墙两侧的基底进行第二离子注入以形成第二掺杂层。

可选的，形成第二掺杂层的步骤中，所述离子注入能量在3KeV到30KeV范围内，注入剂量在1E14atoms/cm²到1E15atoms/cm²范围内，倾斜角度在7°到35°范围内。

可选的，形成第二掺杂层的步骤包括：通过原位掺杂的方式形成所述第二掺杂层。

可选的，通过原位掺杂的方式形成所述第二掺杂层的步骤中，所述掺杂浓度在1E19atoms/cm³到5E20atoms/cm³范围内。

可选的，在形成第二掺杂层的步骤之后，在形成第二侧墙的步骤之前，所述形成方法还包括：对所述第一掺杂层和所述第二掺杂层进行退火处理。

可选的，去除所述第一侧墙两侧的第一掺杂层的步骤包括：去除第一侧墙两侧部分厚度的基底，去除基底的厚度在0.06微米到0.2微米范围内。

相应的，本发明还提供一种晶体管，包括：

基底以及位于基底上的栅极结构；

覆盖栅极结构侧壁的第一侧墙；

位于第一侧墙下方基底内的第一掺杂层；

覆盖第一侧墙侧壁的第二侧墙；

位于第二侧墙下方的第二掺杂层，所述第二掺杂层的掺杂浓度高于所述第一掺杂层的掺杂浓度；

位于第二掺杂层两侧基底中的源区或者漏区。

可选的，所述第一掺杂层的厚度在2纳米到10纳米范围内。

可选的，所述第一掺杂层的掺杂浓度在5E17atoms/cm³到8E18atoms/cm³范围内。

可选的，所述第二掺杂层的厚度在10纳米到40纳米范围内。

可选的，所述第二掺杂层的掺杂浓度在1E19atoms/cm³到5E20atoms/cm³范围内。

与现有技术相比，本发明的技术方案具有以下优点：

本发明通过设置位于栅极结构下方的第一掺杂层和第二掺杂层，且所述第二掺杂层的掺杂浓度高于所述第一掺杂层的掺杂浓度，增大栅极结构和沟道之间的距离，增大栅介质层与沟道载流子之间的距离，有效降低了热载流子向栅介质层注入的可能，避免形成栅电极电流和基底电流，改善晶体管的性能，提高器件的可靠性。

附图说明

图1是现有技术中一种晶体管的结构示意图；

图2至图8是本发明所提供晶体管形成方法一实施例各个步骤的结构示意图。

具体实施方式

由背景技术可知，现有技术中的晶体管存在结漏电的问题。现结合晶体管的结构分析结漏电问题的原因：

参考图1，示出了现有技术中一种晶体管的结构示意图。

形成超浅结结构晶体管的步骤包括：在半导体基底10形成栅极结构20，所述栅极结构20包括栅电极22以及栅介质层23；对栅极结构20两侧的基底10进行低能量轻掺杂注入，并通过退火工艺使注入离子在所述半导体基底10内扩散；形成位于栅极结构20侧壁的栅极侧墙21；对栅极侧墙21两侧的半导体基底10进行高能量重掺杂注入，形成源区或者漏区12。

由于栅极侧墙21的阻挡作用，所述栅极侧墙21下方的半导体基底10区域依旧为轻掺杂注入时形成的轻掺杂区域，构成超浅结结构。

对上述MOS管进行研究发现，虽然MOS器件尺寸缩小，但是晶体管漏极电压并不随之减小，这就导致源极和漏极之间沟道电场的增大，特别是在漏结附近形成强电场。在强电场的作用下，沟道内的载流子在两次碰撞之间会加速到比热运动速度高很多的速度，从而引起热载流子效应(Hot Carrier Issue，HCI)。热载流子会越过基底10和栅介质层23之间的势垒，注入到栅介质层23中。注入栅介质层23的热载流子会不断积累，引起陷阱(氧化层陷阱、界面陷阱)，从而改变MOS器件的阈值电压，影响器件和电路的性能和可靠性，甚至造成器件击穿、烧毁。

为解决所述技术问题，本发明提供一种晶体管的形成方法，包括：

提供基底，所述基底表面形成有栅极结构；在栅极结构两侧的基底内形成第一掺杂层；在栅极结构的侧壁形成第一侧墙；去除所述第一侧墙两侧的第一掺杂层；在第一侧墙两侧的基底内形成第二掺杂层，所述第二掺杂层的掺杂浓度高于所述第一掺杂层的掺杂浓度；在第一侧墙侧壁形成第二侧墙；在所述第二侧墙两侧的基底中形成源区或漏区。

本发明通过设置位于栅极结构下方的第一掺杂层和第二掺杂层，且所述第二掺杂层的掺杂浓度高于所述第一掺杂层的掺杂浓度，增大了栅极结构和沟道之间的距离，增大了栅介质层与沟道载流子之间的距离，有效降低了热载流子向栅介质层注入的可能，避免形成栅电极电流和基底电流，改善晶体管的性能，提高器件的可靠性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图2至图8，示出了本发明所提供晶体管形成方法一实施例各个步骤的结构示意图。

参考图2，提供基底100，所述基底100表面形成有栅极结构200。

所述基底100用于为后续工艺提供操作平台。所述基底100的材料选自单晶硅、多晶硅或者非晶硅；所述基底100也可以选自硅、锗、砷化镓或硅锗中一种或多种的化合物；所述基底100还可以是其他半导体材料。本发明对此不作限制。

在本发明的其他实施例中，所述基底100还可以选自具有外延层或外延层或外延层上硅结构。具体的，所述基底100可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于作为基底的材料。

本实施例中，所述基底100为绝缘层上硅结构(Silicon On Insulator,SOI)，包括底层硅101、位于底层硅101表面的氧化层102以及位于氧化层102表面的顶层硅103。所述栅极结构200位于所述顶层硅103的表面。采用绝缘层上硅结构作为基底100的做法具有器件度高，寄生电容小，短沟道效应小等优势。

所述栅极结构200包括依次位于基底100表面的栅介质层210和栅电极 220。

所述栅介质层210的材料为高K材料，具体包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等材料。所述栅电极220的材料可以为金属或多晶硅。

所述栅极结构200的形成步骤包括：在所述基底100表面形成栅极材料层，所述栅极材料层包括栅介质材料层和栅电极材料层；在栅极材料层表面形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀所述栅极材料层直至露出基底100表面为止，形成栅极结构200。

其中，形成栅极材料层的步骤包括：通过化学气相沉积、物理气相沉积或者原子层沉积工艺依次在基底100表面形成栅介质材料层和栅电极材料层。所述图形化的光刻胶通过涂布工艺以及曝光显影工艺形成。刻蚀所述栅极材料层的工艺为各向异性的干法刻蚀工艺。

为缩小栅极结构200的尺寸，缩小所形成晶体管的尺寸，所述栅极结构200还可以采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

需要说明的是，由于栅极结构的形成工艺可以分为“前栅(Gate First)”工艺和“后栅(Gate First)”工艺，本实施例中以“前栅”工艺为例进行说明，但是并不能以此限制本发明。本发明对所述栅极结构200形成步骤与晶体管源区或漏区形成步骤的先后顺序不做限制。

在本发明的其他实施例中，可以采用“后栅”工艺形成所述晶体管。具体的，当采用“后栅”工艺形成所述晶体管的栅极结构时，所述栅极结构为伪栅结构，包括依次位于基底表面的栅介质层和伪栅电极；后续在形成源区或漏区之后，所述形成方法还包括形成覆盖所述基底表面的层间介质层，所述层间介质层上表面与伪栅结构的上表面齐平；之后去除所述伪栅形成露出栅介质层的开口。

后续所述栅极结构200通过插塞实现所述晶体管与外部电路的连接，为 减小所形成插塞与所述栅极结构200的接触电阻，本实施例中，所述栅极结构200还包括覆盖所述栅电极220的连接层230。所述连接层230可以由金属硅化物(Silicide)形成。具体的，本实施例中，所述连接层230的材料为硅化镍。

具体的，形成所述连接层230的步骤可以包括：形成图形化的阻挡层(Salicide Block，SAB)，所述图形化的阻挡层覆盖所述基底100表面，并露出所述栅电极220表面；以所述图形化的阻挡层为掩膜，沉积连接材料层，之后再去除所述阻挡层，以使连接层230仅覆盖所述栅电极220表面。

参考图3，在栅极结构200两侧的基底100内形成第一掺杂层110。

所述第一掺杂层110的作用是增大所述栅极结构200与所形成器件沟道之间的距离，以抑制载流子向所述栅介质层210的注入，避免形成栅电极电流和基底电流，改善晶体管的性能，提高器件的可靠性。为了避免热电子效应，所述第一掺杂层110的掺杂浓度较低，低于后续用于形成浅结的第二掺杂层的掺杂浓度。

所述第一掺杂层110的厚度如果太大，会影响所述栅极结构200对后续形成源区和漏区之间沟道的控制能力；如果所述第一掺杂层110的厚度太小，则无法起到抑制载流子向所述栅介质层210注入的作用。本实施例中，所述第一掺杂层110的厚度在2纳米到10纳米范围内。

本实施例中，形成第一掺杂层110的步骤包括：对所述栅极结构200两侧的基底110进行第一离子注入以形成第一掺杂层110。如前所述，当形成N晶体管时，所述第一离子注入过程中注入的离子为N型离子，如砷离子；当形成P晶体管时，所述第一离子注入过程中注入的离子为P型离子，如BF₂离子。

具体的，进行第一离子注入的步骤中，所述离子注入能量在1.5KeV到3.0KeV范围内，注入剂量在5E12atoms/cm²到8E13atoms/cm²范围内，倾斜角度在0°到15°范围内。

参考图4，在栅极结构200的侧壁形成第一侧墙240。

第一侧墙240的作用是避免后续半导体工艺对器件沟道区产生损伤，减 少源漏穿通现象的出现。第一侧墙240的材料可以为氮化物或氧化物。本实施例中，所述第一侧墙240的材料为氧化硅。

具体的，形成所述第一侧墙240的步骤包括：首先形成覆盖所述基底100和所述栅极结构200表面的第一侧墙材料层；之后利用各向异性干法刻蚀工艺去除栅极结构200和所述基底100表面的第一侧墙材料层，露出所述栅极结构200和所述基底100的表面。栅极结构200侧壁的第一侧墙材料层被保留，形成第一侧墙240。

参考图5，去除所述第一侧墙240两侧的第一掺杂层110。

具体的，以所述栅极结构200和第一侧墙240为掩膜，采用干法刻蚀工艺去除所述第一侧墙240两侧的第一掺杂层110。

由于所述第一掺杂层110是通过离子注入的方式在栅极结构200两侧的基底100内形成，因此去除所述第一侧墙240两侧的第一掺杂层110的步骤包括：去除第一侧墙240两侧部分厚度的基底100。

此外如果去除所述基底100的厚度太少，难以露出所述基底100的表面；如果去除所述基底100的厚度太大，则会影响栅极结构200对沟道的控制能力。具体的，本实施例中，去除基底100的厚度在0.06微米到0.2微米范围内。

由于所述第一掺杂层110在所述第一侧墙240之前形成，因此所述第一侧墙240覆盖部分第一掺杂层110的部分表面。此外，由于离子的扩散，所述第一掺杂层110还延伸至所述栅极结构200的下方。因此，以所述栅极结构200和第一侧墙240为掩膜，去除部分厚度的基底100时，位于所述栅极结构200和所述第一侧墙240下方的部分第一掺杂层110依旧保留，以抑制热载流子注入。

参考图6，在第一侧墙240两侧的基底100内形成第二掺杂层120，所述第二掺杂层120的掺杂浓度高于所述第一掺杂层110的掺杂浓度。

所述第二掺杂层120的掺杂浓度高于所述第一掺杂层110的掺杂浓度，用于形成浅结，以抑制所形成晶体管源漏之间的沟道漏电流，所述第二掺杂层120还能够承受部分电压，防止热电子效应。所述第二掺杂层120的掺杂 离子与所述形成晶体管的类型相关：当形成NMOS晶体管时，所述第二掺杂层120的掺杂离子为N型离子，如砷离子；当形成PMOS晶体管时，所述第二掺杂层120的掺杂离子为P型离子，如硼离子。

由于所述第二掺杂层120需形成浅结，以抑制沟道漏电流；所述第一掺杂层110仅起空间隔离的作用，并不起实质的电学作用。因此所述第二掺杂层120的掺杂浓度高于所述第一掺杂层110的掺杂浓度。

所述第二掺杂层120的厚度如果太大，会影响所述栅极结构200对后续形成源区和漏区之间沟道的控制能力；如果所述第二掺杂层120的厚度太小，则无法起到抑制沟道漏电流的作用。本实施例中，所述第二掺杂层120的厚度在10纳米到40纳米范围内。

本实施例中，形成所述第二掺杂层120的步骤包括：通过对第一侧墙240两侧的基底100进行第二离子注入以形成第二掺杂层120。如前所述，当形成NMOS晶体管时，所述第一离子注入过程中注入的离子为N型离子，如砷离子；当形成PMOS晶体管时，所述第一离子注入过程中注入的离子为P型离子，如BF₂离子。采用离子注入方式形成所述第一掺杂层110的好处在于，能够在基底100表面形成非晶态，掺杂离子和表面非晶态的结合有助于维持浅结。

具体的，进行第二离子注入的过程中，所述离子注入能量在3KeV到30KeV范围内，注入剂量在1E14atoms/cm²到1E15atoms/cm²范围内，倾斜角度在7°到35°范围内。

参考图7，在第一侧墙240侧壁形成第二侧墙250。

需要说明的是，在形成第二掺杂层120的步骤之后，在形成第二侧墙250的步骤之前，所述形成方法还包括：对所述第一掺杂层110和所述第二掺杂层120进行退火处理(例如：尖峰退火)，以激活所述第二掺杂层120中的掺杂离子，并避免所述掺杂离子扩散入第二侧墙。

第二侧墙250的作用是保护所形成晶体管的沟道，避免后续形成源区或者漏区的半导体工艺对器件沟道产生影响，减少源漏穿通现象的出现。类似的，所述第二侧墙250的材料也可以为氮化物或氧化物。本实施例中，所述 第二侧墙250的材料为氧化硅。

具体的，形成所述第二侧墙250的步骤包括：首先形成覆盖所述基底100和所述栅极结构200表面的第二侧墙材料层；之后利用各向异性干法刻蚀工艺去除栅极结构200和所述基底100表面的第二侧墙材料层，露出所述栅极结构200和所述基底100的表面。栅极结构200侧壁的第二侧墙材料层被保留，形成第二侧墙250。

参考图8，在所述第二侧墙250两侧的基底100中形成源区或漏区130。

具体的，采用中等或高剂量向所述第二侧墙250两侧的基底100内注入离子，以形成源区或者漏区130。所述第一侧墙240和第二侧墙250能够保护栅极结构200下方的沟道，在注入过程中防止掺杂离子进入。

需要说明的是，本实施例中，所述基底100为绝缘层上硅结构，包括底层硅101、位于底层硅101表面的氧化层102以及位于氧化层102表面的顶层硅103。形成源区或者漏区130的步骤包括：所述源区或者漏区130的深度不小于所述顶层硅的厚度，以提高所述源区和漏区130之间的绝缘性，抑制沟道漏电流。

需要说明的是，本实施例中，所述第二掺杂层120以及所述源区或者漏区130是通过离子注入的方式形成的。但是采用离子注入方式形成所述第二掺杂层120和所述源区或者漏区130的做法仅为一示例。本发明其他实施例中，所述第二掺杂层和所述源区或者漏区还可以通过原位掺杂的方式形成，本发明对此不做限制。当通过原位掺杂的方式形成所述第二掺杂层时，所述第二掺杂层的掺杂浓度在1E19atoms/cm³到5E20atoms/cm³范围内。

相应的，本发明还提供一种晶体管，包括：

基底以及位于基底上的栅极结构；覆盖栅极结构侧壁的第一侧墙；位于第一侧墙下方基底内的第一掺杂层；覆盖第一侧墙侧壁的第二侧墙；位于第二侧墙下方的第二掺杂层，所述第二掺杂层的掺杂浓度高于所述第一掺杂层的掺杂浓度；位于第二掺杂层两侧基底中的源区或者漏区。

参考图8，示出了本发明所提供晶体管一实施例的结构示意图。

所述晶体管包括：

基底100以及位于基底100上的栅极结构200。

所述基底100用于为半导体工艺提供操作平台。所述基底100的材料选自单晶硅、多晶硅或者非晶硅；所述基底100也可以选自硅、锗、砷化镓或硅锗中一种或多种的化合物；所述基底100还可以是其他半导体材料。本发明对此不作限制。

在本发明的其他实施例中，所述基底100还可以选自具有外延层或外延层上硅结构。具体的，所述基底100可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于作为基底的材料。

本实施例中，所述基底100为绝缘层上硅结构(Silicon On Insulator,SOI)，包括底层硅101、位于底层硅101表面的氧化层102以及位于氧化层102表面的顶层硅103。所述栅极结构200位于所述顶层硅103的表面。采用绝缘层上硅结构作为基底100的做法具有器件度高，寄生电容小，短沟道效应小等优势。

所述栅极结构200包括依次位于基底100表面的栅介质层210和栅电极220。

所述栅介质层210的材料为高K材料，具体包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等材料。所述栅电极220的材料可以为金属或多晶硅。

后续所述栅极结构200通过插塞实现所述晶体管与外部电路的连接，为减小所形成插塞与所述栅极结构200的接触电阻，本实施例中，所述栅极结构200还包括覆盖所述栅电极220的连接层230。所述连接层230可以由金属硅化物(Silicide)形成。具体的，本实施例中，所述连接层230的材料为硅 化镍。

覆盖栅极结构200侧壁的第一侧墙240。

第一侧墙240的作用是保护沟道，避免半导体工艺对器件沟道区产生损伤，减少源漏穿通现象的出现。第一侧墙240的材料可以为氮化物或氧化物。本实施例中，所述第一侧墙240的材料为氧化硅。

位于第一侧墙240下方基底100内的第一掺杂层110。

所述第一掺杂层110的作用是增大所述栅极结构200与所形成器件沟道之间的距离，以抑制载流子向所述栅介质层210的注入，避免形成栅电极电流和基底电流，改善晶体管的性能，提高器件的可靠性。

所述第一掺杂层110的厚度如果太大，会影响所述栅极结构200对后续形成源区和漏区之间沟道的控制能力；如果所述第一掺杂层110的厚度太小，则无法起到抑制载流子向所述栅介质层210注入的作用。本实施例中，所述第一掺杂层110的厚度在2纳米到10纳米范围内。

当形成NMOS晶体管时，所述第一离子注入过程中注入的离子为N型离子，如砷离子；当形成PMOS晶体管时，所述第一离子注入过程中注入的离子为P型离子，如BF₂离子。具体的，所述第一掺杂层110的掺杂浓度在5E17atoms/cm³到8E18atoms/cm³范围内。

覆盖第一侧墙240侧壁的第二侧墙250。

第二侧墙250的作用是保护所形成晶体管的沟道，避免后续形成源区或者漏区的半导体工艺对器件沟道产生影响，减少源漏穿通现象的出现。类似的，所述第二侧墙250的材料也可以为氮化物或氧化物。本实施例中，所述第二侧墙250的材料为氧化硅。

位于第二侧墙250下方的第二掺杂层120，所述第二掺杂层120的掺杂浓度高于所述第一掺杂层110的掺杂浓度。

所述第二掺杂层120的作用是形成浅结，以抑制所形成晶体管源漏之间的沟道漏电流，所述第二掺杂层120还能够承受部分电压，防止热电子效应。所述第二掺杂层120的掺杂离子与所属形成晶体管的类型相关：当形成NMOS 晶体管时，所述第二掺杂层120的掺杂离子为N型离子，如砷离子；当形成PMOS晶体管时，所述第二掺杂层120的掺杂离子为P型离子，如硼离子。具体的，所述第二掺杂层120的掺杂浓度在1E19atoms/cm³到5E20atoms/cm³范围内。

由于所述第二掺杂层120需形成浅结，以抑制沟道漏电流；所述第一掺杂层110仅起空间隔离的作用，并不起实质的电学作用。因此所述第二掺杂层120的掺杂浓度高于所述第一掺杂层110的掺杂浓度。

所述第二掺杂层120的厚度如果太大，会影响所述栅极结构200对后续形成源区和漏区之间沟道的控制能力；如果所述第二掺杂层120的厚度太小，则无法起到抑制沟道漏电流的作用。本实施例中，所述第二掺杂层120的厚度在10纳米到40纳米范围内。

位于第二掺杂层250两侧基底100中的源区或者漏区130。

具体的，采用中等或高剂量向所述第二侧墙250两侧的基底100内注入离子，以形成源区或者漏区130。所述第一侧墙240和第二侧墙250在注入过程中保护栅极结构200下方的沟道，防止掺杂离子进入。

需要说明的是，本实施例中，所述基底100为绝缘层上硅结构，包括底层硅101、位于底层硅101表面的氧化层102以及位于氧化层102表面的顶层硅103。形成源区或者漏区130的步骤包括：所述源区或者漏区130的深度不小于所述顶层硅的厚度，以提高所述源区和漏区130之间的绝缘性，抑制沟道漏电流。

综上，本发明通过设置位于栅极结构下方的第一掺杂层和第二掺杂层，且所述第二掺杂层的掺杂浓度高于所述第一掺杂层的掺杂浓度，增大栅极结构和沟道之间的距离，增大栅介质层与沟道载流子之间的距离，有效降低了热载流子向栅介质层注入的可能，避免形成栅电极电流和基底电流，改善晶体管的性能，提高器件的可靠性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。