一种反熔丝FPGA芯片的ESD保护电路设计的利记博彩app

本发明属于集成电路领域，由于静电放电问题已经成为一个影响芯片可靠性的相当严重的问题，而ESD的发生又有很大的随机性和偶然性，因此如何选择ESD保护器件，设计ESD保护电路提高整体ESD鲁棒性，增强IC芯片的ESD承受能力成为IC可靠性设计的研究重点。

背景技术：

CMOS工艺不断在更新发展，元器件尺寸不断缩小，导致CMOS集成电路对ESD的防护效果降低很多，但是与此同时外部环境中静电荷数量却没有减少，因此，在这种情况下CMOS集成电路受到的破坏就会更加严重。此外，为了进一步提升集成电路的性能与速度，在进入次微米工艺后，半导体行业为了克服小尺寸带来的问题不断研究出先进的新工艺：LDD(Lightly-Doped Drain)工艺、Silicide工艺，Polycide工艺以及Salicide工艺等。其中第一项工艺是为了克服热载子问题而出现的，后面三项工艺的工作原理相同，都是针对降低寄生电阻而研发产生的：Silicide工艺降低MOS管源端(Source)与漏端(Drain)的寄生电阻Rs与Rd；Polycide工艺降低MOS器件栅端(Gate)的寄生电阻Rg；将这两者工艺结合在一起就产生了Salicide工艺，以上这些先进的工艺，都对ESD的保护起了负面影响。

近几年的超大规模集成电路设计中，片上系统(Soc)发展迅速，集成在同一芯片上器件的数目成倍增长，电路也越来越复杂。不同类型的电路被集成在一起，使得Soc具有数模混合、多电源、高密度引脚，以及复杂的封装形式等特点。这些特点都更加剧了Soc芯片内部电路受到ESD损坏的概率。考虑到这些因素，传统的仅仅在输入输出端口添加ESD保护电路的设计方法已经不能满足新的ESD测试，现在的Soc芯片必须从芯片全局出发，设计整个芯片ESD网络设计，才能对芯片内部的电路起到真正的保护作用。

对静电防护的研究可以追溯到十五世纪，当时的欧洲军事部门就已经在军用产品上尝试使用静电防护措施。三个世纪之后我们熟知的避雷针发明也是为了躲避自然界中的天然放电的危害。虽然静电防护的意识由来已久，但是直到1947年晶体管的发明和20世纪60年代金属氧化物半导体(MOS)技术的发展，ESD现象才正式登上半导体的舞台被人们所认识。在20世纪70年代，国外专 家意识到半导体在生产制造过程中出现的ESD问题，在1979年成立了EOS|ESD研究协会。但由于当时IC工艺线宽较大，ESD对IC芯片的危害并不严重，所以业界没有足够重视ESD问题，直到工艺的发展使得静电放电产生的破坏日趋突出，对IC芯片行业带来的损失已经不容忽视，ESD的研究才成为一个重要课题被半导体以及其他一些电子领域的专家和学者重点关注。国内的起步较晚，但是因为近几年重视了研究发展，国内外的差距也在不断的减少。军事领域以及企业科研机构都有强烈的ESD防护意识，在投入大量资金以及引进相关人才之后，也都取得了不俗的成果。

ESD防护技术在上述背景下一直在发展创新，在ESD领域的发展史上创造性的发明和专利一直层出不穷：1968年Wunsh和R.R.Bell在热扩散时间常数机制中引进了功率失效电热模型。1983年Fujitsu的N.Sasaki发明的专利“提供保护电路的半导体集成电路”引入了栅级耦合薄氧化层和串联电容的电阻，首次使用了串联电阻和地电阻的栅级耦合薄氧化层器件。1989年，德州仪器的C.Duvvury发明的专利“带改进ESD保护的输出缓冲器”创新了输出级的ESD保护优化。1990年R.Rountree发明了专利“带增强型ESD保护的电路结构”，1993年Kirsch等人的专利“缓冲器钳位电路ESD二极管串网络”。台湾交通大学的M.D.ker教授在2000年专利“深亚微米集成电路的衬底触发静电放电保护电路”首次提出衬底触发ESD保护网络。

技术实现要素：

本发明提供一套完整的全芯片ESD保护网络，此ESD设计克服了芯片多电源混合，小线宽的工艺难点，提高了芯片的可靠性。

本发明鉴于上述情况，针对这款FPGA特有的IO接口特点，结合多电源，数模混合的芯片特性，完成可靠的全芯片ESD防护网络设计。将IO端口分成用户IO、专用IO以及高压端口，针对不同的IO端口设计不同的ESD保护电路，考虑全芯片情况下电源钳位电路的布局方案，针对多电源的情况设计了接口电路的ESD保护电路和不同电源域之间的轨到轨ESD保护电路。

附图说明

为了更清楚地说明本发明中ESD保护电路的设计方案，下面将对上述描述中所涉及到的一些电路使用附图作简单地介绍。显而易见地，下面描述中的附图是本发明的一些电路设计原理以及原始与优化后的设计方案。

图1为本发明FPGA全芯片ESD防护网络设计方案。

图2为本发明专用IO端口ESD设计方案。

图3为本发明用户IO端口ESD设计方案。

图4为本发明电源钳位布局优化设计方案。

图5为本发明混合电源ESD保护电路设计方案。

图6为本发明全芯片ESD保护电路VDD-to-VSS泄放路径。

具体实施方式

为使本发明的技术特点以及所做的工作更加清楚，下面将结合本发明的附图，对本发明在实施过程中的技术方案进行清楚、完整地描述，显然，所描述的设计是本发明一部分设计，而不是全部的设计。基于本发明中的设计，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他的设计，都属于本发明保护的范围。

图1为本发明FPGA全芯片ESD防护网络设计方案的框图。如图1所示，本设计的架构包含了整个FPGA芯片需要考虑ESD保护的模块，以及这些模块之间的ESD保护方案、整个架构中包括了输入输出端口的ESD保护电路设计、电源钳位ESD保护电路设计、轨到轨ESD保护电路设计。架构中给出的只是全芯片ESD防护网络的一个拓扑结构，在实际电路设计中，却要复杂的多，要根据具体的芯片具体设计ESD保护电路。

图2为本发明专用IO端口的ESD保护电路设计图。如图2所示，电路中的电阻R为限流电阻，分担一部分的ESD电压，提高整体电路的静电防护性能。R的大小为1.5KΩ。当引脚对VDDQ放电时，ESD电流从PAD流入芯片，经过限流电阻R，通过GDPMOS放电。在加正ESD电压时，GDPMOS上寄生的Dp起到保护输入输出PAD安全的作用；在加负ESD电压时，电源线VDD与PAD之间GDPMOS开启泄放ESD电流。当引脚对GHDQ放电时，ESD电流从PAD流入芯片，经过限流电阻R，通过GGNMOS放电。在正ESD电压下，开启PAD与地线之间的GGNMOS泄放ESD电流；在负ESD电压下，起作用的是GGNMOS上寄生的二极管Dn。

图3为本发明用户IO端口ESD保护电路设计图。如图3所示，用户IO端口有四部分组成：输出寄存器IO_OUT；输入寄存器IO_IN；PAD_Drive；ESD保护结构。In_Control和Out_Control是全局输入输出使能信号，当In_Control信号起作用时，PAD才允许数据输入；当Out_Control信号起作用时，PAD则允许输出。

图4为本发明电源钳位布局优化设计方案。如图4所示，VDD-to-VSS ESD钳位电路的位置距离要保护的IOB PAD很远，同时过长的电源线VDD和地线 VSS产生了更大的寄生串联电阻Rdd和Rss，VDD-to-VSS之间的寄生电容Cds也会变得更大。电源轨上寄生Rdd、Rss和Cds产生的延迟限制了ESD钳位NMOS对ESD电流的泄放，所以需要从全局出发考虑电源钳位电路的摆放位置。这里采用分布式的方案是在IO端口处尽可能多地摆放电源钳位电路，使得每个IO端口到电源钳位电路的距离减小到最小。各个电源钳位电路通过信号总线ESD_RC触发。这样每个加了电源钳位电路的IO端口都能分担一部分的ESD电流，降低了电源端口处的压力，提高了整个芯片的抗ESD能力。加在IO端口处的电源钳位电路的尺寸相对来说较小，能承受的ESD电流有限，但是IO端口数量众多，泄放的总的ESD电流还是很可观的。

图5为本发明混合电源ESD保护电路设计方案。如图5所示，在电路接口处添加PMOS管和NMOS管，添加的ESD保护器件Mp0管是GDPMOS，Mn0是GGNMOS。当VDD对VDDA正电压放电时，Mp0的寄生漏-衬底二极管正向导通，能够及时泄放掉ESD电流，A点的电压就会下降，保证了Mp2管栅氧的安全。同理，当VDD对VSSA放电时，Mn0能够保护Mn2的安全。Mp0管和Mn0管的尺寸与接口处金属连线的长度有关，金属线越长，所需的尺寸越大。

图6为本发明全芯片ESD保护电路VDD-to-VSS泄放路径。如图6所示，为了解决多电源的接口电路损伤问题，除了上面提到的方法，还有另外一种改善的措施，就是使用二极管将独立的电源线串接起来。图6给出了添加双向二极管串来保护电路的方法，二极管串还能隔离不同的电源组之间的噪声。在VDD-to-VSS测试模式下，该二极管串能够提供一条双向ESD电流泄放路径，并结合之前的ESD钳位电路来直接泄放跨接在VDD与VSS之间的电压。

最后应说明的是：以上设计方案仅用以说明本发明的技术方案，而非对其限制；尽管参照前述设计对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各设计方案所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各设计技术方案的精神和范围。