用于锗基半导体结构的表面钝化的利记博彩app

本发明涉及用于锗基半导体结构的表面钝化。

背景技术：

半导体集成电路(IC)工业已经经历了快速增长。在IC材料和设计方面的技术进步已经产生了数代IC，而每一代都比前一代具有更小且更为复杂的电路。在IC发展的过程中，通常增大了功能密度(即，在每个芯片面积内的互连器件的数量)但缩小了几何尺寸(即，使用制造工艺可以产生的最小组件(或线))。这种按比例缩小工艺的优点在于通常提高了生产效率和降低了相关成本。这种按比例缩小工艺也增加了加工和制造IC的复杂性，并且为了实现这些进步，需要在IC加工和制造方面具有相似的发展。

技术实现要素：

为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种方法，包括：接收衬底，所述衬底具有突出穿过所述衬底的鳍，其中，所述鳍由第一半导体材料形成；将所述衬底暴露在包括氢自由基的环境中，从而使用所述氢自由基钝化所述突出的鳍；以及外延生长第二半导体材料的覆盖层以覆盖所述突出的鳍。

在上述方法中，其中，所述第一半导体材料包括选自由锗、硅锗和锡锗组成的组中的材料。

在上述方法中，其中，所述第二半导体材料是硅。

在上述方法中，其中，所述环境是腔室的第一隔间。

在上述方法中，其中，所述环境是腔室的第一隔间；其中，在所述腔室的第二隔间中实施所述覆盖层的外延生长。

在上述方法中，其中，所述衬底在既不大于200℃的温度下也不在低 于50Torr的压力下经受处理。

根据本发明的另一些实施例，提供了一种方法，包括：在半导体衬底上方形成半导体材料；对所述半导体材料实施氢自由基处理工艺；在所述处理的半导体材料上方形成覆盖层；以及在所述覆盖层上方形成栅电极。

在上述方法中，其中，在半导体衬底上方形成所述半导体材料包括在所述半导体衬底中形成凹槽以及在所述凹槽中形成所述半导体材料。

在上述方法中，在所述半导体衬底上方形成所述半导体材料包括：在所述半导体衬底上方形成第一半导体材料层；在所述第一半导体材料层上方形成第二半导体材料层；以及在所述第二半导体材料层上方形成第三半导体材料层。

在上述方法中，在所述半导体衬底上方形成所述半导体材料包括：在所述半导体衬底上方形成第一半导体材料层；在所述第一半导体材料层上方形成第二半导体材料层；以及在所述第二半导体材料层上方形成第三半导体材料层；其中，所述第一半导体材料层不同于所述第二半导体材料层，并且所述第二半导体材料层不同于所述第三半导体材料层。

在上述方法中，其中，所述覆盖层由另一半导体材料形成。

在上述方法中，其中，对所述半导体材料实施氢自由基处理工艺导致在所述半导体材料上方形成钝化层。

在上述方法中，其中，对所述半导体材料实施氢自由基处理工艺导致在所述半导体材料上方形成钝化层；其中，在所述处理的半导体材料上方形成所述覆盖层包括在所述钝化层上方形成所述覆盖层。

在上述方法中，其中，在所述覆盖层上方形成所述栅电极包括沿着所述覆盖层的侧壁表面和顶面形成所述栅电极。

根据本发明的又一些实施例，提供了一种方法，包括：将半导体结构放置在具有远程等离子体源的腔室中，所述远程等离子体源连接至所述腔室；在所述远程等离子体源中生成氢等离子体，所述氢等离子体包括氢自由基；将所述半导体结构的表面暴露于所述氢等离子体；以及在所述半导体结构的所述暴露的表面上外延生长覆盖层。

在上述方法中，其中，所述半导体结构的所述表面由第一半导体材料 形成，并且所述覆盖层由第二半导体材料形成。

在上述方法中，其中，所述半导体结构的所述表面由第一半导体材料形成，并且所述覆盖层由第二半导体材料形成；其中，所述第一半导体材料包括锗基材料，并且所述第二半导体材料包括硅。

在上述方法中，其中，在将所述半导体结构的所述表面暴露于所述氢等离子体之前，所述半导体结构的所述表面包括自由的锗键。

在上述方法中，其中，所述半导体结构是鳍式场效应晶体管(FinFET)的鳍。

在上述方法中，其中，所述半导体结构既未经受大于200℃的温度也未经受低于50Torr的压力。

附图说明

当结合附图进行阅读时，通过以下详细描述可最好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，可以任意地增大或减小各种部件的尺寸。

图1是根据一些实施例的示出了制造根据本发明的各个方面构造的半导体结构的方法的流程图。

图2A至图2H是根据一些实施例构造的在各个制造阶段的半导体结构的截面图。

具体实施方式

应当理解，以下公开内容提供了许多用于实现各个实施例的不同特征的诸多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不旨在限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触 的实施例。

已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管来替代平面晶体管。典型的FinFET被制造为具有从衬底向上延伸的薄“鳍”(或鳍结构)。在这种垂直鳍中形成FET的沟道，并且在鳍的沟道区上方(例如，围绕)提供由栅极。在鳍的周围围绕栅极增加了沟道区和栅极之间的接触面积并允许栅极从多个侧面控制沟道。这可以在多个方面产生影响，并且在一些应用中，FinFET降低了短沟道效应、降低了泄露、以及提供了较高电流。也就是说，FinFET可以比平面晶体管更快、更小并且更有效。

在材料方面，诸如硅锗(SiGe)、锡锗(Ge_1-xSn_x)等的锗(Ge)和锗基材料特别吸引IC行业，并且认为其比硅(Si)更合适作为替代材料。更具体地说，对于亚10nm技术节点，由于Ge基材料和/或Ge具有更小的有效质量和更高的空穴迁移率，因此其被广泛地用作高性能p型FET(例如，FinFET)的沟道。然而，一般而言，使用Ge和Ge基材料可能需要额外地沉积Si层以钝化Ge表面，从而实现上述较高的空穴迁移率。通常，可以在具有高压和低温的环境中沉积钝化的Si层，以避免Ge原子离析到Si层内。在生产期间，该环境要求可能进一步导致诸如不可控的沉积速度、不期望的腔室涂覆的问题。因此，可能需要进行改进以钝化Ge的表面。

本发明一般涉及半导体器件，并且更具体地涉及具有使用锗(Ge)基材料作为导电沟道的FinFET结构的半导体器件。本发明的目标是提供用于有效地钝化鳍同时为半导体器件制造提供充分的工艺窗口和更加兼容的制造条件的方法。

现参照图1，示出了根据本发明的各个方面的形成半导体器件的方法100的流程图。方法100仅是实例，并不旨在限制本发明。在方法100之前、期间和之后可以提供额外的操作，并且对于该方法的额外实施例，可以替代、去除一些所描述的操作或调整一些所描述的操作的顺序。以下结合图2A至图2H描述方法100，图2A至图2H示出了在各个制造阶段的半导体器件200的一部分。器件200可以是在IC的加工期间制造的中间器件或其一部分，该中间器件可以包括SRAM和/或其他逻辑电路、诸如电阻器、电容器和感应器的无源部件、以及有源部件，诸如p型FET(PFET)、n 型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元、和/或它们的组合。

如图2A所示，方法100以在衬底202上形成隔离部件204开始操作101。将结合图2A描述操作101。根据一些说明性的实施例，在半导体衬底202中形成隔离部件204，诸如各个浅沟槽隔离(STI)部件。在一个实例中，半导体衬底202的顶面和STI部件204的顶面是共平面的，从而形成共同的顶面。在另一实例中，半导体衬底202的顶面和STI部件204的顶面不是共平面的，从而形成诸如鳍式FET(FinFET)结构的三维结构。

在本实施例中，衬底202是硅衬底。可选地，衬底202可以包括：诸如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。在再一可选实施例中，衬底202是诸如埋介电层的绝缘体上半导体(SIO)。

在一些实施例中，STI部件204的形成包括：形成具有限定STI部件的区域的开口的硬掩模；蚀刻半导体衬底202穿过硬掩模的开口以在半导体衬底中形成沟槽；沉积一个或多个介电层以填充沟槽；以及实施化学机械抛光(CMP)工艺。作为一个用于说明的实施例，STI部件204的深度的范围在约50nm和约500nm之间。在一个实例中，硬掩模的形成包括：沉积硬掩模层；实施光刻工艺以在硬掩模层上形成图案化抗蚀层；以及使用图案化的抗蚀层作为蚀刻掩模来蚀刻硬掩模层。在一些实例中，介电材料的沉积还包括沟槽的热氧化以及然后通过CVD由诸如氧化硅的介电材料填充沟槽。在一个实例中，填充沟槽的CVD工艺包括高密等离子体CVD(HDPCVD)。在一些实施例中，STI部件204的形成还包括在CMP之后去除硬掩模层。在另一实施例中，硬掩模包括通过热氧化得到的氧化硅层和在氧化硅层上的通过化学气相沉积(CVD)得到的氮化硅。

如图2B共同所示，方法100以蚀刻位于STI部件204之间的衬底202的一部分继续操作103。在操作103中，方法100蚀刻衬底202以形成凹槽206。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)、和/ 或其他合适的工艺。如图2B所示，凹槽206被STI部件204环绕成凹槽侧壁以及被衬底202环绕成凹槽底部。

回参照图1，方法以在凹槽206中外延生长第一半导体层208继续操作105。将结合图2C讨论操作105。在本实施例中，将生长一层外延材料。在其他实施例中，在不背离本发明的发明范围的情况下，可以生长两层或两层以上的外延层。参照图2C，在凹槽206中外延生长第一半导体层208，从而填充凹槽206的底部分。在一个实施例中，第一半导体层208可以是硅或诸如硅锗或碳化硅的硅合金。也就是说，在一些实施例中，第一半导体层208可以由与衬底202相同的半导体材料形成，而在其他实施例中，第一半导体层208可以由与衬底202不同的半导体材料形成。

回参照图1，方法以在凹槽206中外延生长第二半导体层210继续操作107。参照图2D，在凹槽206中外延生长与第一半导体层208界面连接的第二半导体层210。在一个实施例中，第二半导体层210可以是硅或诸如硅锗的硅合金。尽管在图2D中未示出，但是在外延生长第二半导体层210之后，可以实施CMP工艺以去除第二半导体层210的多余部分以平坦化器件200的顶面。此外，在一些实施例中，第二半导体层210可以由与第一半导体层208相同的半导体材料形成，而在其他实施例中，第二半导体层210可以由与第一半导体层208不同的半导体材料形成。

随后，如图2E所示，方法以在第二半导体层210上外延生长第三半导体层212继续操作109。为了使第三半导体层212与填充有第一和第二半导体层208和210的凹槽206对准，操作109还可以包括在外延生长第三半导体层212之后进行光刻和蚀刻工艺。此外，在一些实施例中，第三半导体层212可以由与第二半导体层210相同的半导体材料形成，而在其他实施例中，第三半导体层212可以由与第二半导体层210不同的半导体材料形成。

在本实施例中，第三半导体层212被称为器件200的沟道。此外，调整第三半导体层212(即，沟道)以具有压缩应变从而提高器件200(即，p型FinFET)中的载流子迁移率。可通过在第三半导体层212中具有比在第二半导体层210中更大的晶体晶格常数来产生压缩应变。在一个实例中， 第三半导体层212是硅锗，而第二半导体层210是硅。在另一实例中，第三半导体层212是碳化硅，而第二半导体层210是硅。在又另一实施例中，第二和第三层210和212均是硅锗，但是第三半导体层212比第二半导体层210具有更高的锗与硅的比率。在本实施例中，第二半导体层210也被称为应变松弛缓冲(SRB)层。在各个实施例中，外延生长的半导体层208、210和212可以分别通过一个或多个选择外延生长(SEG)工艺形成。在一个实施例中，SEG工艺是使用硅基的前体气体的低压化学气相沉积(LPCVD)工艺。

如上所述，尤其当技术节点在10nm以下时，诸如硅锗(SiGe)和锡锗(GeSn)的锗(Ge)和Ge基材料是有前景的用于高性能p型金属氧化物半导体场效应晶体管(MOSFET)的高迁移率沟道材料。为了实现包括高导通电流和低泄漏电流的这种高性能，期望发展热力学稳定的高k/Ge基沟道栅极堆叠件。更具体地，这种稳定的栅极堆叠件可以要求低界面陷阱密度和具有优质的栅极控制的小等效氧化物厚度。通常，在沉积栅极介电层(例如，高k)之前，在Ge基沟道上形成超薄Si覆盖层以钝化Ge基表面。

通常，通过由载气和氢分子(H₂)携带的流动乙硅烷(Si₂H₆)形成该Si覆盖层。H₂用于在Ge或Ge基沟道的表面上提供尽可能多的氢终止的Si原子，从而抑制顶面上的Ge原子扩散进Si覆盖层内。Ge的扩散也称为Ge离析效应。为了进一步提高(抑制)Ge离析效应，已经开发出若干方法。在一个实例中，在超低温度(例如，小于200℃)下生长Si覆盖层可以提高表面下的Ge原子的活化能，从而降低Ge离析效应，但是这种低温可能导致质量差的Si层。在另一实例中，当生长Si覆盖层时，使用低温(例如，约370℃)和高压(例如，大于10Torr)的环境以实现一步Si层沉积。然而，由于在370℃的温度仍利于Ge离析效应的发生，因此这种方法可以不利地经受Ge离析效应。

本实施例涉及使用低温(例如，小于200℃)远程氢等离子体生成氢自由基同时钝化Ge和/或Ge基沟道(例如，第三半导体层212)。通常，由远程氢等离子生成的氢自由基在提供氢终止的Si原子方面比氢分子(H₂) 更加活跃且更加有效。因此，在生长Si覆盖层之前，使用氢自由基在Ge或Ge基沟道(例如，第三半导体层212)上形成钝化层可以有利地提供实现更加热力学稳定的栅极堆叠件的更有效的方式。

回参照图1，在操作109中外延形成第三半导体层212之后，方法100以在第三半导体层212的表面上生长钝化层235继续操作111。将结合图2F讨论操作111。如图2F所示，钝化层235包括至少一个氢终止的Si原子230的单层，其中，氢终止的Si原子230包括Si原子231和键合至Si原子231的一个或多个氢原子232。根据本实施例，通过氢自由基215提供键合的氢原子232并且通过远程氢等离子体源生成氢自由基215。如所示，钝化层235围绕第三半导体层212。

更具体地，在操作111中，将器件衬底202放置在腔室的包含远程氢等离子体源的第一隔间中。在钝化Ge基沟道表面之前，通过氨和/或三氟化氮(NH₃和/或NF₃)等离子体处理的预清洗工艺(未示出)可以用于去除形成在Ge基第三半导体层212的表面上的任何残留的原生氧化物层。生长钝化层235可以包括以可控流速将作为前体的乙硅烷(Si₂H₆)流进腔室的第一隔间内。尽管在当前实施例中使用乙硅烷(Si₂H₆)，可以使用元素硅(Si)的其他气态前体，包括但不限于，硅烷(SiH₄)、二氯硅烷(SiH₂Cl₂)、和四氯化硅(SiCl₄)。根据一些说明性的实施例，可以在低于200℃的温度下以及在低于50Torr的压力下实施操作111。

参照图1，方法100以在钝化层235上形成Si覆盖层237继续操作113。如所示，Si覆盖层237围绕钝化层235。在一些实施例中，可以通过包括CVD、原子层沉积(ALD)、溅射、分子束外延(MBE)和/或其他合适的方法的沉积工艺来外延生长Si覆盖层237。此外，可以通过流动包括乙硅烷(Si₂H₆)和硅烷(SiH₄)的硅的气态前体在腔室的第二隔间中形成Si覆盖层237。根据各种说明性的实施例，生长Si覆盖层237的速率约为每小时3个单层，从而形成在2-10个硅单层范围的厚度。由于钝化层235覆盖Ge基的沟道212，因此Si覆盖层的外延生长可以不经受低温(小于200℃)生长。根据合适的应用，可以实施导致较高的Si层的沉积速度的较高温度生长。在可选的说明中，可以将操作111和113合并为单个操作，这意味 着在相同的隔间中形成钝化层235和Si覆盖层237。

参照图1，方法100以在Si覆盖层237上方形成栅极堆叠件270继续操作115。将结合图2H讨论操作115。如图2H所示，在围绕沟道212的Si覆盖层237上形成栅极堆叠件270。更具体地，形成栅极堆叠件270还包括在Si覆盖层237上方沉积栅极介电层239，以及在栅极介电层239上方沉积栅电极层241。

在一个这样的实施例中，栅极介电层239包括通过诸如ALD、CVD、臭氧氧化等的合适方法沉积的界面层。界面层可以包括氧化硅、HfSiO、氮化硅、氮氧化硅、和/或其他合适的材料。在一些实施例中，栅极介电层239包括通过诸如ALD、CVD、金属有机CVD(MOCVD)、热氧化、它们的组合的合适技术、和/或其他合适的技术在界面层上沉积的高k介电层。高k介电层可以包括LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO₃(BST)、Al₂O₃、Si₃N₄、氮氧化物(SiON)或其他合适的材料。

栅电极层241然后可以通过ALD、PVD、CVD或其他合适的工艺形成，并且可以包括诸如金属层、衬垫层、润湿层、和/或粘合层的单层或多层。栅电极层241可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或其他合适的材料。在一些实施例中，不同的金属栅极材料用于nMOS和pMOS器件。可以实施CMP工艺以产生栅极堆叠件270的基本平坦的顶面。在形成栅极堆叠件270之后，可以提供衬底202以用于进一步制造，诸如接触件形成和互连结构的进一步制造。

本发明提供了方法，方法使用氢自由基形成单层以钝化半导体器件的Ge或Ge基沟道从而抑制Ge原子扩散至Si覆盖层内。抑制Ge原子扩散至Si覆盖层内可以提供更加热力学稳定的栅极堆叠件。因此，使用这样的氢自由基可以有利地提供制造半导体器件的更加有效且更加生产兼容的方式。

根据一些实施例，本发明提供了一种形成半导体器件的方法。该方法 包括：接收衬底，衬底具有突出穿过衬底的鳍，其中，鳍由第一半导体材料形成；将衬底暴露在包括氢自由基的环境中，从而使用氢自由基钝化突出的鳍；以及外延生长第二半导体材料的覆盖层以覆盖突出的鳍。

根据一些其他实施例，本发明提供了一种形成半导体器件的方法。该方法包括：在半导体衬底上方形成半导体材料；对半导体材料实施氢自由基处理工艺；在处理的半导体材料上方形成覆盖层；以及在覆盖层上方形成栅电极。

根据一些其他实施例，本发明提供了一种对半导体器件进行处理的方法。该方法包括：将半导体结构放置在具有远程等离子体源的腔室中，远程等离子体源连接至该腔室；在远程等离子体源中生成氢等离子体，氢等离子体包括氢自由基；将半导体结构的表面暴露于氢等离子体；以及在半导体结构的暴露的表面上外延生长覆盖层。

上面概述了若干实施例的特征。本领域的技术人员应该意识到，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中做出多种变化、替换以及改变。