半导体结构的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术：

近年来，随着半导体集成电路技术的发展，行业内出现了采用掺杂多晶硅实现多个MOS晶体管的栅极之间的电连接。

如图1所示是现有的一种6管(6T)的SRAM存储单元的电路图。

参照图1所示，该SRAM存储单元包括第一上拉PMOS管PU1、第一下拉NMOS管PD1构成的第一反相器，第二上拉PMOS管PU2、第二下拉NMOS管PD2构成的第二反相器，两反相器耦接形成的第一存储结点A与第二存储结点B，分别连接两存储结点A、B的第一传输晶体管PG1与第二传输晶体管PG2。

图2所示是图1中电路的一种集成电路布图俯视图。

参照图2所示，版图自下而上主要包括四层。第一层：衬底上制作有的各阱区，分别对应各晶体管的有源区10。其中第一传输晶体管PG1和第一下拉NMOS管PD1的有源区10在物理上相接，具体地，第一传输晶体管PG1的源区与第一下拉NMOS管PD1的漏区共用；第二传输晶体管PG2和第二下拉NMOS管PD2的有源区10在物理上相接，具体地，第二传输晶体管PG2的源区与第二下拉NMOS管PD2的漏区共用。

第二层：有源区10上具有各晶体管的栅极绝缘层(未图示)及栅极20。其中，第一下拉NMOS管PD1与第一上拉PMOS管PU1的栅极20在物理上相连，第二下拉NMOS管PD2与第二上拉PMOS管PU2的栅极20在物理上相连。

第三层：在衬底上沉积有氧化层(未图示)，在氧化层内形成的导电插塞30。

其中，第一传输晶体管PG1的栅极20处的导电插塞30用于将写字线信号WWL接入该栅极20，漏区处的导电插塞30用于将写位线信号WBL接入 该漏区，源区处的导电插塞30用于将该源区与第一上拉PMOS管PU1的源区处的导电插塞30、第二上拉PMOS管PU2的栅极20处的导电插塞30分别相连。

第一下拉NMOS管PD1源区处的导电插塞30用于将接地电源VSS接入该源区。

第一上拉PMOS管PU1的漏区处的导电插塞30用于将电源电压VDD接入该源区。

第二传输晶体管PG2的栅极20处的导电插塞30用于将写字线信号WWL接入该栅极20，漏区处的导电插塞30用于将写位线相反信号WBLB接入该漏区，源区处的导电插塞30用于将该源区与第二上拉PMOS管PU2的源区处的导电插塞30、第一上拉PMOS管PU1的栅极20处的导电插塞30分别相连。

第二下拉NMOS管PD2源区处的导电插塞30用于将接地电源VSS接入该源区。

第二上拉PMOS管PU2的漏区处的导电插塞30用于将电源电压VDD接入该源区。

第四层：连接各导电插塞的金属互连层40。其中，一处金属层40将第一传输晶体管PG1源区处的导电插塞30、第一上拉PMOS管PU1的源区处的导电插塞30、以及第二上拉PMOS管PU2的栅极20处的导电插塞30相连。一处金属层40将第二传输晶体管PG2源区处的导电插塞30、第二上拉PMOS管PU2的源区处的导电插塞30、第一上拉PMOS管PU1的栅极20处的导电插塞30分别相连。

上述电路版图的第二层中，一条掺杂多晶硅实现了第一下拉NMOS管PD1与第一上拉PMOS管PU1两栅极20的相连，另一条实现了第二下拉NMOS管PD2与第二上拉PMOS管PU2两栅极20的相连。

当半导体器件关键尺寸较大时，掺杂多晶硅的图案化采用光刻、干法刻蚀工艺实现。然而，随着半导体器件集成度提高，关键尺寸逐渐减小。若仍采用光刻、干法刻蚀工艺，为防止图案化的光刻胶出现崩塌现象，需降低光 刻胶层的厚度。但是，干法刻蚀掺杂多晶硅的工艺中，对图案化的光刻胶具有一定厚度要求。

为解决上述两者矛盾，行业内一般采用双层硬掩膜层图案转移工艺以解决上述问题。

对于掺杂多晶硅的干法刻蚀，一般采用图案化的氮化硅硬掩膜层作为掩膜。

实际工艺表明，采用上述两层硬掩膜层转移图形过程中，MOS晶体管源、漏之一或两者均与栅之间经常出现漏电问题，严重时会出现短路。

技术实现要素：

本发明解决的问题是如何避免MOS晶体管源、漏与栅之间的漏电以及短路问题。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供半导体衬底，在所述半导体衬底内形成若干浅沟槽隔离结构，所述浅沟槽隔离结构隔开的半导体衬底为有源区，所述有源区的上表面低于浅沟槽隔离结构的顶表面；

在所述浅沟槽隔离结构以及有源区表面自下而上形成一氧化层以及一掺杂多晶硅层；

在所述掺杂多晶硅层表面沉积第一硬掩膜层，所述第一硬掩膜层的材质为氮化硅，采用臭氧水溶液或氧气对所述第一硬掩膜层进行处理；

在处理后的第一硬掩膜层上形成第二硬掩膜层，所述第二硬掩膜层的刻蚀选择比与所述处理后的第一硬掩膜层的刻蚀选择比相同；

光刻、干法刻蚀对所述第二硬掩膜层进行图案化，以图案化的第二硬掩膜层为掩膜，干法刻蚀所述第一硬掩膜层以对其图案化；

以图案化的第一硬掩膜层为掩膜，干法刻蚀所述掺杂多晶硅层以及氧化层以分别形成栅极与栅氧化层，所述栅极与栅氧化层连续地横跨若干有源区以及隔绝相邻有源区的浅沟槽隔离结构。

可选地，在半导体衬底内形成若干浅沟槽隔离结构的方法为：

在所述半导体衬底上形成图案化的第三硬掩膜层，以所述图案化的第三硬掩膜层为掩膜，干法刻蚀所述半导体衬底形成若干浅沟槽；

在所述浅沟槽内以及浅沟槽外的第三硬掩膜层上沉积绝缘材质，化学机械研磨去除浅沟槽外多余的绝缘材质；所述化学机械研磨过程中，第三硬掩膜层作为研磨终止层；

去除所述第三硬掩膜层以暴露出有源区。

可选地，所述第二硬掩膜层的材质为二氧化硅。

可选地，所述形成方法还包括：在所述栅极以及有源区上分别形成导电插塞。

可选地，所述栅极的宽度范围为10nm～90nm。

可选地，掺杂多晶硅层的形成方法为边沉积多晶硅边原位掺杂，或沉积多晶硅后、进行离子注入掺杂。

可选地，臭氧水溶液的浓度为5ppm～500ppm，处理时间为5s～10min，处理温度为20℃～80℃。

可选地，氧气的流量为100mL/min～100000mL/min，温度为100℃～1000℃，时间为5s～30min。

可选地，所述氮化硅采用SiH₄与NH₃反应生成。

可选地，所述形成方法还包括：在所述栅极上表面形成金属硅化物。

可选地，在所述有源区中预定形成源漏区的区域形成∑型凹槽，在所述∑型凹槽内外延生长硅锗材质。

可选地，所形成的栅极与栅极氧化层为6T SRAM存储单元中，第一下拉NMOS管与第一上拉PMOS管的栅极与栅极氧化层，或第二下拉NMOS管与第二上拉PMOS管的栅极与栅极氧化层。

与现有技术相比，本发明的技术方案具有以下优点：本发明对氮化硅硬掩膜层上残留的富硅化合物副产物进行处理，使其刻蚀选择比与上层硬掩膜 层的刻蚀选择比相同；如此，在对上层硬掩膜层进行图案化时，该富硅化合物也进行了去除，避免了氮化硅硬掩膜层转移图形至掺杂多晶硅以形成栅极过程中，富硅化合物造成掺杂多晶硅残留，从而避免了该残留导致的MOS晶体管源、漏与栅之间的漏电以及短路问题。

附图说明

图1所示是现有的一种6管的SRAM存储单元的电路图；

图2是图1中电路的一种集成电路布图俯视图；

图3至图11是本发明一实施例中的半导体结构在不同制作阶段的结构示意图；

图12至图18是现有技术中的半导体结构在不同制作阶段的结构示意图。

具体实施方式

如背景技术中所述，采用双层硬掩膜刻蚀掺杂多晶硅层时，容易出现MOS晶体管源、漏之一或两者均与栅之间的漏电以及短路问题。针对上述问题，经过分析，发现产生问题的原因是：

氮化硅硬掩膜层在形成过程中，采用硅源与氮源化学气相沉积生成，例如采用SiH₄与NH₃反应生成，上述化学气相沉积法在台阶处容易形成富硅化合物；干法刻蚀将上层硬掩膜层图案转移至氮化硅层过程中，富硅化合物无法在干法刻蚀工艺中去除，因而作为残留物成为图案化的氮化硅硬掩膜层一部分。实际工艺中，上述台阶一般位于有源区与隔离相邻有源区的浅沟槽隔离结构的交界处。可以理解的是，以上述失真的氮化硅硬掩膜层为掩膜干法刻蚀掺杂多晶硅以形成栅极过程中，残留的掺杂多晶硅有可能一方面与掺杂多晶硅栅极接触，另一方面落在有源区上。上述掺杂多晶硅导电，会造成栅与源/漏之间漏电。后续工艺中，还会在有源区以及掺杂多晶硅栅极上分别制作导电插塞以对两者分别施加电信号。此时，若两导电插塞均与残留的掺杂多晶硅接触，则造成栅极与源/漏极短路。

基于上述分析，本发明提出对富硅化合物进行处理加以去除。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图 对本发明的具体实施例做详细的说明。

图3至图11是本发明一实施例中的半导体结构在不同制作阶段的结构示意图。以下结合图3至图11所示，详细介绍半导体结构的利记博彩app。

先参照图5所示，提供半导体衬底50，在半导体衬底50内形成若干浅沟槽隔离结构54，浅沟槽隔离结构54隔开的半导体衬底50为有源区P，有源区P的上表面低于浅沟槽隔离结构54的顶表面。

上述半导体衬底50的材质可以为硅、锗、绝缘体上硅(SOI)等

具体地，参照图3所示，在半导体衬底50上先沉积一层硬掩膜层，该层硬掩膜层记为第三硬掩膜层51；光刻、干法刻蚀对其进行图案化；接着，以图案化的第三硬掩膜层51为掩膜，干法刻蚀半导体衬底50形成若干浅沟槽52。

第三硬掩膜层51的材质例如为氮化硅。

之后，参照图4所示，在浅沟槽52(参见图3所示)内以及浅沟槽52外的第三硬掩膜层51上沉积绝缘材质53。

绝缘材质53例如为二氧化硅，采用化学气相沉积法形成。

接着，化学机械研磨去除浅沟槽52外多余的绝缘材质53，上述化学机械研磨过程中，第三硬掩膜层51作为研磨终止层。

再接着，参照图5所示，去除第三硬掩膜层51以暴露出有源区P。

氮化硅第三硬掩膜层51采用热磷酸去除。

可以看出，上述步骤完成后，形成了若干浅沟槽隔离结构54，以及若干有源区P，浅沟槽隔离结构54的顶表面高于有源区P的上表面。

接着，参照图6所示，在浅沟槽隔离结构54以及有源区P表面自下而上依次形成一氧化硅层55与一掺杂多晶硅层56。

氧化硅层55、掺杂多晶硅层56分别用于形成横跨多个有源区P的栅极氧化层与栅极。在具体形成过程中，掺杂多晶硅层56可以通过：a)边沉积多晶硅边原位掺杂；b)沉积多晶硅后、进行离子注入掺杂。本实施例中，氧化 硅层55采用化学气相沉积法形成，材质为二氧化硅。其它实施例中，也可以采用热氧化法(炉管工艺)形成。

之后，仍参照图6所示，在掺杂多晶硅层56表面沉积第一硬掩膜层57，第一硬掩膜层57的材质为氮化硅。

在具体实施过程中，为提高氮化硅第一硬掩膜层57在掺杂多晶硅层56上的附着力，可以在掺杂多晶硅层56表面先沉积一层缓冲层(未图示)，后在缓冲层上沉积氮化硅层。上述缓冲层的材质例如为二氧化硅。

一个实施例中，氮化硅采用SiH₄与NH₃反应生成。上述反应不但生成了氮化硅，还生成了富硅化合物副产物57’，上述副产物57’容易在台阶处聚集，如图6所示。为清楚显示副产物57’的位置，本实施例同时提供了俯视图，如图7所示，其中第一硬掩膜层57、掺杂多晶硅层56与氧化硅层55做了透视效果。可以看出，图6是沿图7中的AA直线的剖视图。

之后，采用臭氧水溶液或氧气对第一硬掩膜层57进行处理。上述处理的作用是使得富硅化合物副产物57’被氧化，参照图8所示，氧化后产物58的性质与后续沉积在其上的第二硬掩膜层59的性质类似，至少在干法刻蚀过程中，两者的刻蚀选择比相同。

为实现上述氧化，一个实施例中，采用臭氧水溶液处理，浓度为5ppm～500ppm，处理时间为5s～10min，处理温度为20℃～80℃。

另一实施例中，氧气的流量为100mL/min～100000mL/min，温度为100℃～1000℃，时间为5s～30min。

一个实施例中，第二硬掩膜层59的材质为二氧化硅，采用TEOS化学气相沉积生成。

之后，结合图8、图9与图10所示，其中图10是沿图9中的BB直线的剖视图，光刻、干法刻蚀对第二硬掩膜层59进行图案化，以图案化的第二硬掩膜层59为掩膜，干法刻蚀第一硬掩膜层57以对其图案化。可以理解的是，上述过程中，氧化后产物58也被去除。

一个实施例中，上述的刻蚀气体为CF₄或C₃F₈。本步骤完成后，例如采 用HF酸去除残留的第二硬掩膜层59。

接着，仍参照图9、图10与图11所示，以图案化的第一硬掩膜层57为掩膜，干法刻蚀掺杂多晶硅层56以及氧化层55以分别形成栅极与栅氧化层，栅极与栅氧化层连续地横跨若干有源区P以及隔绝相邻有源区P的浅沟槽隔离结构54。

可以理解的是，栅极即图案化的掺杂多晶硅层56。一个实施例中，图案化的掺杂多晶硅层56的宽度范围为10nm～90nm。

参照图10所示，由于第一硬掩膜层57仅携带了栅极的信息，因而，以此为掩膜刻蚀掺杂多晶硅层56后，仅保留位于沟道L上的栅极，源区S与漏区D上无掺杂多晶硅残留。

之后，为实现分别对有源区P(也即源漏区)、栅极引入电信号，分别在其上形成导电插塞。例如参照图11所示，以在一个有源区P上形成第一导电插塞60为例，该导电插塞60与图形化的掺杂多晶硅层56上形成第二导电插塞61不会短路，也不会造成有源区P与栅极之间泄露电流。

形成导电插塞前，为降低导电插塞分别与掺杂多晶硅层56、有源区P之间的接触电阻，可以在掺杂多晶硅层56、有源区P形成金属硅化物。

另外，为改善沟道中载流子的迁移速率，对于PMOS晶体管，可以在预定形成源漏区的有源区P内形成∑型凹槽，在∑型凹槽内外延生长硅锗材质以对沟道施加压应力。对于NMOS晶体管，在∑型凹槽内填入碳化硅材质以对沟道施加拉应力。

上述对掺杂多晶硅进行图案化以形成栅极的方案可以用于制作6T SRAM存储单元中，第一下拉NMOS管与第一上拉PMOS管的栅极，或第二下拉NMOS管与第二上拉PMOS管的栅极，但本发明并不限于此。

若不对富硅化合物副产物57’做处理，第一硬掩膜层57被图案化后，富硅化合物副产物57’也作为图案化的第一硬掩膜层57的一部分。可以理解的是，以该失真的图案化的第一硬掩膜层57为掩膜刻蚀掺杂多晶硅层56后，保留了多余区域的掺杂多晶硅层56。

一种情况下，参照图12与图13所示，其中，图13是沿图12中的CC直线的剖视图。参照图12所示，富硅化合物副产物57’与预定保留第一硬掩膜层57重叠，即接触。此种情况下，参照图13所示，可以理解的是，以此第一硬掩膜层刻蚀掺杂多晶硅层56，除了保留位于沟道L上的栅极，源区S(其它实施例中，也可以为漏区D)上也保留了掺杂多晶硅层56，此部分掺杂多晶硅层56称为残留。如图17所示，在位于沟道L上的栅极上形成第二导电插塞61，在源区S上形成第一导电插塞60，源区S上的第一导电插塞60虽不与残留的掺杂多晶硅56接触，但由于该残留的掺杂多晶硅56落于源区S，会造成源区S与栅极之间的漏电流增大。情况严重时，如图18所示，若源区S上形成的第一导电插塞60与该残留的掺杂多晶硅56接触，则会造成第一导电插塞60与第二导电插塞61短路，即源区S与栅极短路。

另一种情况下，参照图14至图16所示，其中，图15是沿图14中的DD直线的剖视图。参照图14所示，富硅化合物副产物57’与预定保留第一硬掩膜层57不重叠，即两者不接触。此种情况下，参照图15与图16所示，以此第一硬掩膜层刻蚀掺杂多晶硅层56时，富硅化合物副产物57’下方的掺杂多晶硅与预定保留第一硬掩膜层57下方的掺杂多晶硅之间还残留了部分掺杂多晶硅，三者之间接触，即相互电连接。此残留的掺杂多晶硅也会导致图17与图18中的问题。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。