半导体存储装置的制造方法
【专利说明】半导体存储装置
[0001][相关申请案]
[0002]本申请案享有以日本专利申请案2014-180577号(申请日:2014年9月4日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本实施方式涉及一种半导体存储装置。
【背景技术】
[0004]已知一种将存储器单元三维地排列而成的与非(NAND)型闪速存储器。
【发明内容】
[0005]实施方式提供一种数据的可靠性更高的半导体存储装置。
[0006]实施方式的半导体存储装置包括:存储器单元阵列，具备多个存储器串，且所述多个存储器串的各者具有串联连接的多个存储器单元；多条字线，共通连接在所述多个存储器串；以及控制电路，对包含连接在所述多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。所述控制电路测定在存储器串流通的单元电流，并基于单元电流的测定结果而修正对字线所施加的写入电压。
[0007]实施方式的半导体存储装置包括:存储器单元阵列，具备多个页面，且所述多个页面的各者具有多个存储器单元；多条字线，分别连接在所述多个页面；以及控制电路，对页面控制写入动作及读出动作。所述控制电路对于应写入至作为所述页面的一部分的采样区域的第一电平的位数进行计数，并将所述计数值作为旗标数据写入至所述页面的冗余区域，在第一读出中，从所述冗余区域读出所述旗标数据，并且对从所述采样区域读出的第一电平的位数进行计数，在第二读出中，基于所述旗标数据与所述第一读出的计数值的差而修正对字线所施加的读出电压。
【附图说明】
[0008]图1是第一实施方式的存储器系统的框图。
[0009]图2是第一实施方式的NAND型闪速存储器的框图。
[0010]图3是存储器单元阵列所包含的一个区块的电路图。
[0011]图4是存储器单元阵列的一部分区域的剖视图。
[0012]图5(a)?(c)是对存储器单元晶体管的阈值分布进行说明的图。
[0013]图6是传感放大器部及页面缓冲器的框图。
[0014]图7是传感放大器的主要部分及单元电流测定电路的电路图。
[0015]图8是包含第一实施方式的单元电流测定动作的低阶页面编程动作的时序图。
[0016]图9是对信号VBLC与单元电流iCELL的关系的一例进行说明的曲线图。
[0017]图10是表示信号VBL_DAC与动作参数的关系的图。
[0018]图11是表示信号VBL_DAC与动作参数的关系的另一例的图。
[0019]图12是第一实施方式的擦除动作的时序图。
[0020]图13是第一实施方式的低阶页面编程动作的流程图。
[0021]图14是对用来写入旗标数据的冗余区域进行说明的图。
[0022]图15是第一实施方式的对选择字线所施加的电压波形。
[0023]图16(a)?(d)是对第一至第四编程参数集所包含的初始编程电压及阶跃电压的一例进行说明的图。
[0024]图17是第一实施方式的高阶页面编程动作的流程图。
[0025]图18是第一实施方式的高阶页面编程动作的时序图。
[0026]图19是第一实施方式的读出动作的时序图。
[0027]图20是对NAND串的区域进行说明的剖视图。
[0028]图21是表示信号VBL_DAC与擦除参数集的关系的图。
[0029]图22是以第二实施方式的存储器单元阵列为中心进行表示的框图。
[0030]图23是第二实施方式的数据传送动作的时序图。
[0031]图24是第二实施方式的低阶页面编程动作的流程图。
[0032]图25是第二实施方式的高阶页面编程动作的流程图。
[0033]图26是第一实施例的低阶页面读出动作的流程图。
[0034]图27是第一实施例的低阶页面读出动作的时序图。
[0035]图28是第一实施例的读出动作的电压波形。
[0036]图29是第一实施例的高阶页面读出动作的流程图。
[0037]图30是表示旗标数据与计数值的差和读出电平的关系的图。
[0038]图31是第二实施例的读出动作的时序图。
[0039]图32是第三实施例的低阶页面读出动作的流程图。
[0040]图33是第三实施例的低阶页面读出动作的电压波形。
[0041]图34是表示第三实施方式的存储器控制器及NAND型闪速存储器的写入动作的时序图。
[0042]图35是表示第三实施方式的存储器控制器及NAND型闪速存储器的写入动作的流程图。
[0043]图36是表示第三实施方式的存储器控制器及NAND型闪速存储器的读出动作的流程图。
[0044]图37是表示继图36之后的读出动作的流程图。
[0045]图38是表示第四实施方式的存储器控制器及NAND型闪速存储器的写入动作的时序图。
[0046]图39是表示第四实施方式的存储器控制器及NAND型闪速存储器的写入动作的流程图。
[0047]图40是表示第四实施方式的存储器控制器及NAND型闪速存储器的读出动作的流程图。
【具体实施方式】
[0048]以下，参照附图对实施方式进行说明。但是，附图是示意性或概念性的附图，各附图的尺寸及比率等并不限于与现实情况相同。以下所示的若干个实施方式是例示用来将本发明的技术思想具体化的装置及方法，但并非通过构成零件的形状、构造、配置等特别指定本发明的技术思想。另外，在以下说明中，对具有相同功能及构成的要素标注相同符号，且仅在需要时进行重复说明。
[0049]半导体存储装置是能够对数据进行电性覆写的非易失性半导体存储器，在以下实施方式中，作为半导体存储装置，列举NAND型闪速存储器为例进行说明。而且，作为NAND型闪速存储器，列举将存储器单元积层在半导体衬底上而成的三维积层型NAND型闪速存储器为例进行说明。
[0050][第一实施方式]
[0051][1-1]存储器系统的构成
[0052]首先，对包含本实施方式的半导体存储装置的存储器系统的构成进行说明。
[0053]图1是本实施方式的存储器系统300的框图。存储器系统300具备NAND型闪速存储器100、及存储器控制器200。作为存储器系统300的例子，可列举如SD?卡般的存储卡、或SSD(Solid State Drive，固态驱动器)等。
[0054]NAND型闪速存储器100具备多个存储器单元，非易失地存储数据。NAND型闪速存储器的构成的详情见下文。
[0055]存储器控制器200响应来自主机设备400的命令，而命令对NAND型闪速存储器100写入、读出、及擦除等。而且，存储器控制器200管理NAND型闪速存储器100的存储空间。存储器控制器200具备主机介面电路(Host I/F) 210、CPU (Central Processing Unit,中央处理器)220、ROM (Read Only Memory，只读存储器)230、RAM (Random Access Memory,随机存取存储器)240、ECC (Error Checking and Correcting，差错校验纠正)电路250、及NAND 介面电路(NAND I/F)260。
[0056]主机介面电路210经由控制器总线与主机设备400连接，且在与主机设备400之间进行介面处理。而且，主机介面电路210在与主机设备400之间进行命令及数据的收发。
[0057]CPU220控制存储器控制器200整体的动作。例如，CPU220在从主机设备400接收至写入命令时，响应该命令而发布基于NAND介面的写入命令。读出及擦除时也相同。而且，CPU220执行耗损平均等用来管理NAND型闪速存储器100的各种处理。
[0058]R0M230储存通过CPU220使用的固件等。RAM240被作为CPU220的作业区域使用，储存从R0M230载入的固件、或CPU220所制作的各种表格。而且，RAM240也被作为数据缓冲器使用，暂时保持从主机设备400发送的数据、及从NAND型闪速存储器100发送的数据等。
[0059]ECC电路250在写入数据时对写入数据产生错误订正码，并对写入数据附加该错误订正码而发送至NAND介面电路260。而且，ECC电路250在读出数据时使用读出数据所包含的错误订正码而对读出数据进行错误检测及错误订正。另外，ECC电路250也可设置在NAND介面电路260内。
[0060]NAND介面电路260经由NAND总线与NAND型闪速存储器100连接，并在与NAND型闪速存储器100之间进行介面处理。而且，NAND介面电路260在与NAND型闪速存储器100之间进行命令及数据的收发。
[0061][1-1-1]NAND型闪速存储器100的构成
[0062]其次，对NAND型闪速存储器100的构成进行说明。图2是本实施方式的NAND型闪速存储器100的框图。NAND型闪速存储器100具备存储器单元阵列111、行解码器(R/D) 112、传感放大器部113、页面缓冲器115、列解码器116、驱动器117、电压产生电路(电荷栗)118、输入输出电路119、控制电路120、地址.指令寄存器121、及寄存器122。
[0063]存储器单元阵列111分别具备与字线及位线建立关联的非易失性存储器单元的集合即多个区块BLK。图2中，示出四个区块BLK0?BLK3作为一例。区块BLK成为数据的擦除单位，同一区块BLK内的数据是一次性被擦除。各个区块BLK具备将存储器单元串联连接而成的NAND串114的集合即多个串单元SU。图2中，示出四个串单元SU0?SU3作为一例。当然，区块BLK的数量、或一区块BLK内的串单元SU的数量能够任意地设定。
[0064]行解码器112从地址.指令寄存器121接收区块地址信号及行地址信号，并基于这些信号而选择对应的区块内的字线。列解码器116从地址?指令寄存器121接收列地址信号，并基于该列地址信号而选择位线。
[0065]传感放大器部113在读出数据时感测从存储器单元读出至位线的数据并放大。而且，传感放大器部113在写入数据时将写入数据传送至存储器单元。对存储器单元阵列111的数据的读出及写入是以多个存储器单元作为单位而进行，该单位成为页面。
[0066]页面缓冲器115以页面单位保持数据。页面缓冲器115在读出数据时暂时保持从传感放大器部113以页面单位传送的数据，并将该数据系列地传送至输入输出电路119。而且，页面缓冲器115在写入数据时暂时保持从输入输出电路119系列地传送的数据，并将该数据以页面单位传送至传感放大器部113。
[0067]输入输出电路119在与存储器控制器200之间进行经由NAND总线的各种指令及数据的收发。地址?指令寄存器121从输入输出电路119接收指令及地址并暂时保持这些指令及地址。
[0068]驱动器117将数据的写入、读出、及擦除所需的电压供给至行解码器112、传感放大器部113、及未图示的源极线控制电路等。通过驱动器117所产生的电压经由行解码器112、传感放大器部113、及源极线控制电路而施加至存储器单元(字线、选择栅极线、位线、及源极线)。电压产生电路118将从外部供给的电源电压升压而将各种电压供给至驱动器117。
[0069]寄存器122例如在电源接通时暂时保持从存储器单元阵列111的ROM熔丝所读出的管理数据。而且，寄存器122暂时保持存储器单元阵列111的动作所需的各种数据。寄存器122例如包含SRAM (static random access memory，静态随机存取存储器)。
[0070]控制电路120控制NAND型闪速存储器100整体的动作。
[0071][1-1-2]存储器单元阵列111的构成
[0072]其次，对存储器单元阵列111的构成进行说明。图3是存储器单元阵列111所包含的一个区块BLK的电路图。
[0073]区块BLK例如具备四个串单元SU0?SU3。各个串单元SU具备多个NAND串114。
[0074]各个NAND串114例如具备八个存储器单元晶体管ΜΤ(ΜΤ0?MT7)、及选择晶体管ST1、ST2。另外，在以下的说明中，存储器单元晶体管与存储器单元的意思相同。各个存储器单元晶体管MT具备包含控制栅极及电荷蓄积层的积