解码方法、存储器存储装置及存储器控制电路单元的利记博彩app
【技术领域】
[0001] 本发明是有关于一种解码方法，且特别是有关于一种用于可复写式非易失性存储 器模块的解码方法、存储器存储装置及存储器控制电路单元。
【背景技术】
[0002] 数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存 储媒体的需求也急速增加。由于可复写式非易失性存储器模块（例如，快闪存储器）具有 数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内装于上述所举例的 各种可携式多媒体装置中。
[0003] -般来说，为了确保数据的完整性，欲写入至可复写式非易失性存储器模块的数 据会被编码。编码过的数据才会被写入至可复写式非易失性存储器模块。从可复写式非易 失性存储器模块中读取出的数据则会经过对应的解码程序。在众多的解码算法中，比特翻 转（bit flipping)解码算法是运算复杂度较低的。但是，比特翻转解码算法的解码成功率 也相对较低。
【发明内容】
[0004] 本发明提供一种解码方法、存储器存储装置及存储器控制电路单元，可使用运算 复杂度较低的解码算法，并且可提升解码成功率。
[0005] 本发明的一范例实施例提供一种解码方法，其用于可复写式非易失性存储器模 块，所述可复写式非易失性存储器模块包括多个存储单元，所述解码方法包括：发送读取 指令序列，其中所述读取指令序列用以读取所述存储单元以取得多个第一比特；判断所述 第一比特是否具有至少一第一错误；若所述第一比特具有所述第一错误，对所述第一比特 执行第一迭代解码程序以取得多个第二比特，并且记录所述第一迭代解码程序的第一比特 翻转信息；判断所述第二比特是否具有至少一第二错误；若所述第二比特具有所述第二错 误，根据所述第一比特翻转信息对所述第二比特执行第二迭代解码程序以取得多个第三比 特；以及若所述第二比特不具有所述第二错误，输出所述第二比特。
[0006] 在本发明的一范例实施例中，所述的第一比特翻转信息包括一错误索引信息，并 且错误索引信息用以指示所述第一比特中被翻转或未被翻转的至少一第一比特。
[0007] 在本发明的一范例实施例中，所述的判断所述第二比特是否具有所述第二错误 的步骤包括：对所述第二比特执行一奇偶校验（parity check)程序以取得多个校验子 (syndrome)，其中每一所述第二比特是对应至所述校验子的至少其中之一；以及根据所述 校验子判断所述第二比特是否具有所述第二错误。
[0008] 在本发明的一范例实施例中，所述的根据第一比特翻转信息对所述第二比特执行 第二迭代解码程序以取得所述第三比特的步骤包括：根据第一比特翻转信息取得所述第二 比特的一校验权重信息；以及根据校验权重信息来翻转所述第二比特的至少其中之一。
[0009] 在本发明的一范例实施例中，所述的根据第一比特翻转信息取得所述第二比特的 校验权重信息的步骤包括：对第一比特翻转信息执行一缩放（scaling)操作以产生一参考 信息；以及将参考信息与所述第二比特的一预设校验权重信息相加以取得所述第二比特的 校验权重信息。
[0010] 在本发明的一范例实施例中，所述的对第一比特翻转信息执行缩放操作以产生参 考信息的步骤包括：将第一比特翻转信息与一缩放参数相乘，其中缩放参数的值与一总迭 代次数为负相关（negative correlation)。
[0011] 在本发明的一范例实施例中，所述的缩放参数的值还与一奇偶校验矩阵的一行权 重（column weight)为负相关。
[0012] 在本发明的一范例实施例中，所述的解码方法还包括：记录第二迭代解码程序的 一第二比特翻转信息；判断所述第三比特是否具有至少一第三错误；若所述第三比特具有 所述第三错误，根据第二比特翻转信息对所述第三比特执行一第三迭代解码程序以取得多 个第四比特，其中第二比特翻转信息与第一比特翻转信息不同；以及若所述第三比特不具 有所述第三错误，输出所述第三比特。
[0013] 在本发明的一范例实施例中，所述的解码方法是使用一低密度奇偶校验算法来编 码与解码。
[0014] 本发明的一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写 式非易失性存储器模块及存储器控制电路单元。连接接口单元用以电性连接至一主机系 统。可复写式非易失性存储器模块包括多个存储单元。存储器控制电路单元电性连接至连 接接口单元与可复写式非易失性存储器模块，并且用以发送一读取指令序列，其中读取指 令序列用以读取所述存储单元以取得多个第一比特。存储器控制电路单元还用以判断所述 第一比特是否具有至少一第一错误。若所述第一比特具有所述第一错误，存储器控制电路 单元还用以对所述第一比特执行一第一迭代解码程序以取得多个第二比特，并且记录第一 迭代解码程序的一第一比特翻转信息。存储器控制电路单元还用以判断所述第二比特是否 具有至少一第二错误。若所述第二比特具有所述第二错误，存储器控制电路单元还用以根 据第一比特翻转信息对所述第二比特执行一第二迭代解码程序以取得多个第三比特。若所 述第二比特不具有所述第二错误，存储器控制电路单元还用以输出所述第二比特。
[0015] 在本发明的一范例实施例中，所述的第一比特翻转信息包括一错误索引信息，并 且错误索引信息用以指示所述第一比特中被翻转或未被翻转的至少一第一比特。
[0016] 在本发明的一范例实施例中，所述的存储器控制电路单元判断所述第二比特是否 具有所述第二错误的操作包括：存储器控制电路单元对所述第二比特执行一奇偶校验程序 以取得多个校验子，其中每一所述第二比特是对应至所述校验子的至少其中之一，存储器 控制电路单元根据所述校验子判断所述第二比特是否具有所述第二错误。
[0017] 在本发明的一范例实施例中，所述的存储器控制电路单元根据第一比特翻转信息 对所述第二比特执行第二迭代解码程序以取得所述第三比特的操作包括：存储器控制电路 单元根据第一比特翻转信息取得所述第二比特的一校验权重信息；以及存储器控制电路单 元根据校验权重信息来翻转所述第二比特的至少其中之一。
[0018] 在本发明的一范例实施例中，所述的存储器控制电路单元根据第一比特翻转信息 取得所述第二比特的校验权重信息的操作包括：存储器控制电路单元对第一比特翻转信息 执行一缩放操作以产生一参考信息；以及存储器控制电路单元将参考信息与所述第二比特 的一预设校验权重信息相加以取得所述第二比特的校验权重信息。
[0019] 在本发明的一范例实施例中，所述的存储器控制电路单元对第一比特翻转信息执 行缩放操作以产生参考信息的操作包括：存储器控制电路单元将第一比特翻转信息与一缩 放参数相乘，其中缩放参数的值与一总迭代次数为负相关。
[0020] 在本发明的一范例实施例中，所述的缩放参数的值还与一奇偶校验矩阵的一行权 重为负相关。
[0021] 在本发明的一范例实施例中，所述的存储器控制电路单元还用以记录第二迭代解 码程序的一第二比特翻转信息。存储器控制电路单元还用以判断所述第三比特是否具有至 少一第三错误。若所述第三比特具有所述第三错误，存储器控制电路单元还用以根据第二 比特翻转信息对所述第三比特执行一第三迭代解码程序以取得多个第四比特，其中第二比 特翻转信息与第一比特翻转信息不同。若所述第三比特不具有所述第三错误，存储器控制 电路单元还用以输出所述第三比特。
[0022] 在本发明的一范例实施例中，所述的存储器控制电路单元是使用一低密度奇偶校 验算法来编码与解码。
[0023] 本发明的一范例实施例提供一种存储器控制电路单元，其用于控制一可复写式非 易失性存储器模块，其中可复写式非易失性存储器模块包括多个存储单元，存储器控制电 路单元包括主机接口、存储器接口、存储器管理电路及错误检测与校正电路。主机接口用以 电性连接至一主机系统。存储器接口用以电性连接至可复写式非易失性存储器模块。存储 器管理电路电性连接至主机接口与存储器接口，并且用以发送一读取指令序列，其中读取 指令序列用以读取所述存储单元以取得多个第一比特。错误检测与校正电路电性连接至存 储器管理电路，并且用以判断所述第一比特是否具有至少一第一错误。若所述第一比特具 有所述第一错误，错误检测与校正电路还用以对所述第一比特执行一第一迭代解码程序以 取得多个第二比特，并且记录第一迭代解码程序的一第一比特翻转信息。错误检测与校正 电路还用以判断所述第二比特是否具有至少一第二错误。若所述第二比特具有所述第二错 误，错误检测与校正电路还用以根据第一比特翻转信息对所述第二比特执行一第二迭代解 码程序以取得多个第三比特。若所述第二比特不具有所述第二错误，错误检测与校正电路 还用以输出所述第二比特。
[0024] 在本发明的一范例实施例中，所述的第一比特翻转信息包括一错误索引信息，并 且错误索引信息用以指示所述第一比特中被翻转或未被翻转的至少一第一比特。
[0025] 在本发明的一范例实施例中，所述的错误检测与校正电路判断所述第二比特是否 具有所述第二错误的操作包括：错误检测与校正电路对所述第二比特执行一奇偶校验程序 以取得多个校验子，其中每一所述第二比特是对应至所述校验子的至少其中之一；以及错 误检测与校正电路根据所述校验子判断所述第二比特是否具有所述第二错误。
[0026] 在本发明的一范例实施例中，所述的错误检测与校正电路根据第一比特翻转信息 对所述第二比特执行第二迭代解码程序以取得所述第三比特的操作包括：错误检测与校正 电路根据第一比特翻转信息取得所述第二比特的一校验权重信息；以及错误检测与校正电 路根据校验权重信息来翻转所述第二比特的至少其中之一。
[0027] 在本发明的一范例实施例中，所述的错误检测与校正电路根据第一比特翻转信息 取得所述第二比特的校验权重信息的操作包括：错误检测与校正电路对第一比特翻转信息 执行一缩放操作以产生一参考信息；以及错误检测与校正电路将参考信息与所述第二比特 的一预设校验权重信息相加以取得所述第二比特的校验权重信息。
[0028] 在本发明的一范例实施例中，所述的错误检测与校正电路对第一比特翻转信息执 行缩放操作以产生参考信息的操作包括：错误检测与校正电路将第一比特翻转信息与一缩 放参数相乘，其中缩放参数的值与一总迭代次数为负相关。
[0029] 在本发明的一范例实施例中，所述的缩放参数的值还与一奇偶校验矩阵的一行权 重为负相关。
[0030] 在本发明的一范例实施例中，所述的错误检测与校正电路还用以记录第二迭代解 码程序的一第二比特翻转信息。错误检测与校正电路还用以判断所述第三比特是否具有至 少一第三错误。若所述第三比特具有所述第三错误，错误检测与校正电路还用以根据第二 比特翻转信息对所述第三比特执行一第三迭代解码程序以取得多个第四比特，其中第二比 特翻转信息与第一比特翻转信息不同。若所述第三比特不具有所述第三错误，错误检测与 校正电路还用以输出所述第三比特。
[0031] 在本发明的一范例实施例中，所述的错误检测与校正电路是使用一低密度奇偶校 验算法来编码与解码。
[0032] 基于上述，在本发明的一范例实施例中，每一次执行的迭代解码程序都会参考过 去的比特翻转信息。藉此，即使所使用的解码算法的运算复杂度较低，解码效率也能被提 升。