多次可编程存储器及其操作方法
【技术领域】
[0001] 本发明涉及半导体存储器件领域，尤其涉及一种多次可编程存储器及其操作方 法。
【背景技术】
[0002] 在多次可编程嵌入式非挥发性存储器应用领域，主要有基于浮栅工艺的eFlash 和EEPR0M存储器和基于CMOS单栅工艺的多次可编程（MTP)存储器。
[0003] 基于浮栅工艺的存储器技术成熟、集成度高、存储容量大，但是与标准CMOS工艺 相比需要增加掩模板和工艺步骤，大大增加了 S0C芯片的成本。
[0004] 基于单栅工艺的MTP存储器与标准CMOS工艺完全兼容，不增加任何工艺成本。但 是，目前被应用的单栅MTP存储器中的存储单元由4个PM0S管构成，其结构示意图如图1 所示。其中，第一 PM0S管P1为电容耦合管和第二PM0S管P2为电容隧穿管，第三PM0S管 P3为存储晶体管，第四PM0S管P4为选择控制管。为了提高MTP存储器的耦合效率，存储单 元内的第一 PM0S管P1的源极、漏极和第一 N阱连接在同一电压端，使得第一 PM0S管P1的 源端、漏端以及第一 N阱的电位相同，同理，第二PM0S管P2的源极、漏极和第二N阱连接在 另一同一电压端，使得第二PM0S管的源端、漏端以及第二N阱的电位相同。由于在对该存 储器进行编程和擦除操作时，第一 N阱和第二N阱的电位不同，所以第一 N阱和第二N阱之 间需要设置较大面积的场氧隔离区。这种需要较大面积场氧隔离区的存储单元结构使得存 储单元的整个面积较大，因而由这种较大面积的存储单元组成的存储单元阵列的面积也很 大，最终导致形成的存储器的面积很大，不利于大容量存储应用。
【发明内容】
[0005] 为了在保证存储单元的电容耦合效率的前提下，尽可能地缩小存储器的面积，本 发明的第一方面提供了一种多次可编程存储器。
[0006] 基于本发明第一方面提供的多次可编程存储器，本发明的第二方面还提供了一种 可编程存储器的操作方法。
[0007] 为了实现上述发明目的，本发明采用了如下技术方案：
[0008] -种多次可编程存储器，包括若干个存储单元，每个所述存储单元至少包括第一 M0S管、第二M0S管和第三M0S管，所述第一 M0S管、所述第二M0S管和所述第三M0S管均为 单层浮栅晶体管，其中，所述第一 M0S管的栅极、所述第二M0S管的栅极以及所述第三M0S 管的栅极连接在一起，所述第一 M0S管的源漏极均与第一电压端相连，所述第二M0S管的源 漏极均与第二电压端相连，所述第三M0S管的源极或漏极连接第三电压端，容纳所述第一 M0S管的阱不与所述第一电压端连接，容纳所述第二M0S管的阱不与所述第二电压端连接；
[0009] 当所述第一 M0S管和所述第二M0S管为相同类型的M0S管时，第一 M0S管和所述 第二M0S管均为源漏穿通管；
[0010] 当所述第一 M0S管和所述第二M0S管中一个为PM0S管，另外一个NM0S管时，所述 NMOS管为源漏穿通管。
[0011] 优选地，所述第一 M0S管和所述第二M0S管均为PM0S管，且所述第一 M0S管和所 述第二M0S管位于同一阱内。
[0012] 优选地，所述第一 M0S管和所述第二M0S管均为NM0S管。
[0013] 优选地，所述第三M0S管为NM0S管，所述第三M0S管位于容纳所述第一 M0S管和 所述第二M0S管的P阱内。
[0014] 优选地，所述第一 M0S管为PM0S管，所述第二M0S管为NM0S管。
[0015] 优选地，所述第一 M0S管为NM0S管，所述第二M0S管为PM0S管。
[0016] 优选地，所述源漏穿通管的沟道长度小于或等于550nm。
[0017] 优选地，所述源漏穿通管的沟道长度为工艺允许的最短沟道长度。
[0018] 优选地，所述NM0S管为容易发生耗尽和反型的native NM0S管，所述native NM0S 管与标准NM0S管相比，制作所述native NM0S管的制程中省略了调整阈值电压的离子注入 制程。
[0019] 优选地，所述NM0S管为预设NM0S管，所述预设NM0S管与标准NM0S管相比，制作 所述预设NM0S管的制程中不进行LDD注入和/或halo注入。
[0020] 优选地，每个所述存储单元还包括第四M0S管，所述第四M0S管为单栅M0S管，所 述第四M0S管的栅极连接第四电压端，所述第四M0S管的源极或漏极与所述第三M0S管中 未与所述第三电压端相连的源极或漏极相连。
[0021] 优选地，所述第四M0S管为NM0S管或PM0S管。
[0022] -种多次可编程存储器，包括若干个存储单元，每个所述存储单元包括一个PM0S 管和一个NM0S管，所述NM0S管为源漏穿通管，所述PM0S管的栅极和所述NM0S管的栅极连 接在一起，所述NM0S管的源漏极均连接第一电压端，所述PM0S管的源极连接第二电压端， 所述PM0S管的漏极连接第三电压端，容纳所述NM0S管的阱不与所述第一电压端连接。
[0023] 优选地，所述源漏穿通管的沟道长度小于或等于550nm。
[0024] 优选地，所述源漏穿通管的沟道长度为工艺允许的最短沟道长度。
[0025] 优选地，所述NM0S管为容易发生耗尽和反型的native NM0S管，所述native NM0S 管与标准NM0S管相比，制作所述native NM0S管的制程中省略了调整阈值电压的离子注入 制程。
[0026] 优选地，所述NM0S管为预设NM0S管，所述预设NM0S管与标准NM0S管相比，制作 所述预设NM0S管的制程中不进行LDD注入和/或halo注入。
[0027] 优选地，每个所述存储单元还包括选择控制管，所述选择控制管为单栅M0S管，所 述选择控制管的栅极连接第四电压端，所述选择控制管的源极或漏极与所述PM0S管的漏 极相连。
[0028] -种存储器的操作方法，当执行编程操作时，所述操作方法包括：
[0029] 在所述第一电压端施加第一电压，在所述第二电压端施加第二电压，在所述第一 电压和所述第二电压的作用下，所述第二M0S管的源漏极内的电子遂穿到浮栅上，使所述 第三M0S管的阈值电压增大；
[0030] 当执行擦除操作时，所述操作方法包括：
[0031 ] 在所述第一电压端施加第三电压，在所述第二电压端施加第四电压，在所述第三 电压和所述第四电压的作用下，存储在浮栅上的电子被拉出，使得所述第三MOS管的阈值 电压减小；
[0032] 当执行读操作时，在未与所述第三电压端连接的所述第三M0S管的源/漏极连接 有灵敏放大器；
[0033] 所述操作方法包括：
[0034] 在所述第一电压端施加开启电压，以控制所述第三M0S管的开启；所述第二电压 端接地；在所述第三电压端施加读取电压，在所述读取电压的作用下，存储在所述第三M0S 管内的信息输出至所述灵敏放大器，经所述灵敏放大器的放大读取到存储在所述第三M0S 管内的信息。
[0035] 优选地，所述第一 M0S管、所述第二M0S管均为NM0S管，
[0036] 当执行编程操作时，所述第一电压为5~20V，所述第二电压为0V ;
[0037] 当执行擦除操作时，所述第三电压为0V，所述第四电压为5~20V。
[0038] 优选地，所述存储单元还包括第四M0S管，所述第四M0S管为单栅M0S管，所述第 四M0S管的栅极连接第四电压端，所述第四M0S管的源/漏极连接灵敏放大器，所述第四 M0S管中未与所述灵敏放大器连接的源/漏极与所述第三M0S管中未与所述第三电压端相 连的源/漏极相连；
[0039] 当执行读操作时，所述操作方法还包括：在第四电压端施加控制电压，以选通所述 第四M0S管所属的存储单元。
[0040] 一种存储器的操作方法，当执行编程操作时，所述操作方法包括：
[0041] 在所述第一电压端施加第一电压，在所述第二电压端和所述第三电压端施加第二 电压，在所述第一电压和所述第二电压的作用下，当所述NM0S管大于所述PM0S管时，所述 PM0S管的源漏极内的电子遂穿到浮栅上，使所述PM0S管的阈值电压增大；当所述NM0S管 小于所述PM0S管时，所述NM0S管的源漏极内的电子遂穿到浮栅上，使所述PM0S管的阈值 电压增大；
[0042] 当执行擦除操作时，所述操作方法包括：
[0043] 在所述第一电压端施加第三电压，在所述第二电压端和所述第三电压端施加第四 电压，在所述第三电压和所述第四电压的作用下，存储在