双端口sram的利记博彩app
【技术领域】
[0001] 本发明涉及存储器技术领域，特别涉及一种双端口 SRAM。
【背景技术】
[0002] 静态随机存取存储器（SRAM，Static Random Access Memory)是随机存取存储器 的一种。所谓"静态"，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。相 对地，动态随机存取存储器（DRAM, Dynamic Random Access Memory)里面所储存的数据就 需要周期性地更新。当电力供应停止时，SRAM储存的数据还是会消失，这与在断电后还能 储存资料的只读存储器（ROM，Read-Only Memory)或闪存（Flash Memory)是不同的。
[0003] 在具有多个CPU进行分散处理的控制系统中，CPU之间为了传递数据，经常共享同 一 SRAM。为了提高多个CPU访问同一 SRAM的效率，通常采用双端口 SRAM存储数据。双端口 SRAM采用两组独立的地址总线、数据总线以及控制总线，允许两个独立的实体（例如CPU) 同时对其进行存取。图1是常见的一种双端口 SRAM10的结构示意图，所述双端口 SRAM10 包括第一组地址端口 ADDRl、第二组地址端口 ADDR2、第一组数据端口 D0UT1、第二组数据端 口 D0UT2、第一片选信号输入端口1、第二片选信号输入端口€$2、第一时钟信号输入端 口 CLK1、第二时钟信号输入端口 CLK2、第一输出使能端口丨,第二输出使能端口〇g、第 一与使能端口 WEl以及第一与使能端口'
[0004] 具体地，所述第一组地址端口 ADDRl和所述第二组地址端口 ADDR2适于接收访 问存储单元的地址信号，其端口数量与所述地址信号的位数相同；所述第一组数据端口 D0UT1和所述第二组数据端口 D0UT2适于传输数据，其端口数量与传输的数据位数相同；所 述第一片选信号输入端口 和所述第二片选信号输入端口 (^2适于接收片选信号；所述 第一时钟信号输入端口 CLKl和所述第二时钟信号输入端口 CLK2适于输入时钟信号；所述 第一输出使能端口 OE丨和所述第二输出使能端口 (^2适于接收输出使能信号；所述第一写 使能端口 丨和所述第二写使能端口 适于接收写使能信号。所述片选信号控制是否 可对所述双端口 SRAM10进行操作，所述输出使能信号控制所述双端口 SRAM10是否可输出 数据，所述写使能信号控制是否可对所述双端口 SRAM10进行写操作。本领域技术人员知晓 所述双端口 SRAM10的具体工作原理，在此不再赘述。
[0005] 在所述双端口 SRAM10内部，还包括第一内部时钟产生电路、第一内部时钟接收 端、第二内部时钟产生电路、第二内部时钟接收端、第一行译码电路、第一列译码电路、第二 行译码电路、第二列译码电路以及多个存储单元。所述第一内部时钟产生电路适于根据所 述第一片选信号输入端口（^丨接收的片选信号和所述第一时钟信号输入端口 CLKl接收的 时钟信号产生第一内部时钟信号，并将所述第一内部时钟信号输出至所述第一内部时钟接 收端。在所述第一内部时钟接收端接收到所述第一内部时钟后，所述第一行译码电路和所 述第一列译码电路对所述第一组地址端口 ADDRl接收的地址信号进行译码，通过字线和位 线对相应的存储单元进行操作。所述第二内部时钟产生电路适于根据所述第二片选信号输 入端口接收的片选信号和所述第二时钟信号输入端口 CLK2接收的时钟信号产生第二 内部时钟信号，并将所述第二内部时钟信号输出至所述第二内部时钟接收端。在所述第二 内部时钟接收端接收到所述第二内部时钟后，所述第二行译码电路和所述第二列译码电路 对所述第二组地址端口 ADDR2接收的地址信号进行译码，通过字线和位线对相应的存储单 元进行操作。
[0006] 图2是常见的一种双端口 SRAM存储单元的电路图，所述双端口 SRAM存储单元包 括：第一上拉晶体管P21、第二上拉晶体管P22、第一下拉晶体管N21、第二下拉晶体管N22、 第一传输晶体管N23、第二传输晶体管N24、第三传输晶体管N25以及第四传输晶体管N26。 其中，所述第一上拉晶体管P21和所述第二上拉晶体管P22为PMOS管，所述第一下拉晶体 管N21、所述第二下拉晶体管N22、所述第一传输晶体管N23、所述第二传输晶体管N24、所述 第三传输晶体管N25以及所述第四传输晶体管N26为NMOS管。
[0007] 具体地，所述第一上拉晶体管P21的源极和所述第二上拉晶体管P22的源极连接 第一电源端Vdd，所述第一上拉晶体管P21的栅极连接所述第一下拉晶体管N21的栅极、所 述第二上拉晶体管P22的漏极、所述第二下拉晶体管N22的漏极、所述第二传输晶体管N24 的源极以及所述第四传输晶体管N26的源极，所述第一上拉晶体管P21的漏极连接所述第 一下拉晶体管N21的漏极、所述第二上拉晶体管P22的栅极、所述第二下拉晶体管N22的栅 极、所述第一传输晶体管N23的源极以及所述第三传输晶体管N25的源极；所述第一下拉晶 体管N21的源极和所述第二下拉晶体管N22的源极连接第二电源端Vss，所述第二电源端 Vss提供的电源电压低于所述第一电源端Vdd提供的电源电压；所述第一传输晶体管N23 的栅极和所述第二传输晶体管N24的栅极连接第一字线WL1，所述第一传输晶体管N23的 漏极连接第一位线BLl ;所述第三传输晶体管N25的栅极和所述第四传输晶体管N26的栅 极连接第二字线WL2,所述第三传输晶体管N23的漏极连接第二位线BL2 ;所述第二传输晶 体管N24的漏极连接第三位线BLBl ;所述第四传输晶体管N26的漏极连接第四位线BLB2。 通过对所述第一字线WL1、所述第二字线WL2、所述第一位线BL1、所述第二位线BL2、所述第 三位线BLBl以及所述第四位线BLB2施加相应的电压，可对第一数据节点Dl和第二数据节 点D2进行读写操作。
[0008] 对于图2所示的双端口 SRAM存储单元，无法允许两个独立的实体同时对其进行写 操作，但允许两个独立的实体同时对其进行读操作。然而，当两个独立的实体同时对其进行 读操作时，流过下拉晶体管的电流较大，导致所述双端口 SRAM存储单元的噪声增大。
【发明内容】
[0009] 本发明解决的是两个独立的实体同时读取双端口 SRAM中同一地址的存储单元而 产生大噪声的问题。
[0010] 为解决上述问题，本发明提供一种双端口 SRAM，包括第一组地址端口、第二组地址 端口、第一组数据端口、第二组数据端口、第一内部时钟产生电路、第一内部时钟接收端、第 二内部时钟产生电路以及第二内部时钟接收端，所述双端口 SRAM还包括比较单元、控制单 元和N个选择单元，N为所述第一组数据端口的端口数量；
[0011] 所述比较单元适于在所述第一组地址端口的地址信号与所述第二组地址端口的 地址信号相同时输出第一电平至所述N个选择单元和所述控制单元，否则输出第二电平至 所述N个选择单元和所述控制单元；
[0012] 所述控制单元适于在接收到所述第一电平时禁止所述第二内部时钟产生电路输 出内部时钟信号至所述第二内部时钟接收端，在接收到所述第二电平时允许所述第二内部 时钟产生电路输出内部时钟信号至所述第二内部时钟接收端；
[0013] 第η个选择单元适于在接收到所述第一电平时选择所述第一组数据端口中第η个 数据端口的数据输出，在接收到所述第二电平时选择所述第二组数据端口中第η个数据端 口的数据输出，1彡η彡Ν。
[0014] 可选的，所述比较单元包括第一与门电路和M个同或门电路，M为所述第一组地址 端口的端口数量；
[0015] 第m个同或门电路的第一输入端连接所述第一组地址端口中第m个地址端口，第m 个同或门电路的第二输入端连接所述第二组地址端口中第m个地址端口，第m个同或门电 路的输出端连接所述第一与门电路的第m个输入端，所述第一与门电路的输出端作为所述 比较单元的输出端，1彡m彡M。
[0016] 可选的，所述控制单元包括第一反相器和第二与门电路；
[0017] 所述第一反相器的输入端适于接收所述第一电平或所述第二电平，所述第一反相 器的输出端连接所述第二与门电路的第一输入端；
[0018] 所述第二与门电路的第二输入端适于接收所述第二内