一种可编程静态随机存储器同步时钟控制模块电路的利记博彩app
【技术领域】
[0001]本发明属于集成电路设计技术领域，涉及一种可编程的SRAM同步时钟控制模块电路，尤其涉及延时链结构及可编程式化设计。
【背景技术】
[0002]随着工艺尺寸的发展和集成度的提高，为了节省功耗开销，未来的静态随机存储器SRAM设计将会工作在更低的工作电压下。然而，更低的工作电压将直接导致电路逻辑延时的增加，进而使得电路的时序设计复杂化，特别是对于SRAM这种控制信号非常多的电路体系。因此，希望有一种同步时钟控制模块，在SRAM进行读写操作时，该时钟模块会通过时钟上升沿延触发而生成该操作下所需要的全部使能信号。同时，对于SRAM的行列译码器来说，由于译码器输出端所接的SRAM单元阵列负载并不小，因此译码器的延时也是不容忽视的。为了解决这一问题，需要提前预置地址信号，然后由时钟模块来驱动译码生成字线信号和列选通信号。
[0003]为了有针对性的提升SRAM的读写能力，除了优化单元拓扑结构外，目前学术上普遍使用外围电路辅助技术，比如负位线技术、字线过驱动技术、瞬态负位线技术等等。其中，字线过驱动技术容易导致读操作失效和数据存储失效，负位线技术加重漏电进而需要安全控制电路和外围负电平生成电路，增加了设计难度和面积开销。相比之下瞬态负位线技术是比较好的技术，它在保留了负位线技术优点(在不破坏读能力和数据存储稳定性的基础上增强写能力)的同时降低了设计难度。根据设计需要这些外围辅助电路往往需要使能信号，因此在设计时钟时也应该根据需要将这些信号加入到时钟控制模块中。
[0004]最后，对于现有的同步时钟控制模块电路，相对缺乏对SRAM工作时序的可控性。SRAM的时序需要多方面衡量SRAM的读写速度，为了避免由于工艺偏差或电路寄生效应而导致实际的同步时钟控制模块电路的延时高于仿真时的结果，需要留有一定的冗余，而这个冗余的量级很难掌控，预留过多会影响同步时钟控制模块电路工作频率，预留过低可能会直接导致同步时钟控制模块电路无法正确工作。然而，现有的同步时钟控制模块电路，时序设定都是固定不可变的，这很大程度的降低了灵活度，并给SRAM实现带来了困难。
【发明内容】
[0005]本发明的目的是为克服已有技术的不足之处，提出一个可编程的静态随机存储器SRAM同步时钟控制模块电路，本发明可以较容易的调整时序，根据电路需要增加或减少相应的输出信号，且很容易移植到其他存储电路体系中(比如DRAM)。
[0006]本发明提出的一种可编程静态随机存储器同步时钟控制模块电路，其特征在于，该模块电路包括由NMOS管和PMOS管组成的9个反相器，I个两输入与非门，2个两输入或非门，2个传输门，I个由4个反相器串联组成的反相器级联缓冲模块，I个时钟编码电路；其连接关系为:时钟编码器的输入端连接时钟信号，时钟编码器的输出分别连接第一两输入或非门Orl、反相器级联缓冲模块，时钟编码器的输出信号SET同第一传输门I 一个输入端相连，第一传输门的另一个输入端连接至电源电压Vdd，控制信号w_e以及其经过第六反相器Inv6后得到的取反信号分别作为控制端连接至第一传输门1，第一传输门I输出端经过第八反相器InvS后的输出端及反相器级联缓冲模块的输出端分别连接至第二两输入或非门Or2的两个输入端，两个或非门Orl和0r2的输出端分别经过第一和第五反相器Inv2和Inv5后连接至第二传输门2的两个输入端，控制信号w_e以及其经过第七反相器Inv7后得到的取反信号分别作为控制端连接至第二传输门2，第二传输门2的输出端连接至位线预充电信号pc，第九反相器Inv9的输出端连接至灵敏放大器开启信号sense ;反相器级联缓冲模块的输出端经过第三和第四反相器(Irw3和Inv4)后连接至瞬态负位线使能信号NBLen，地址信号wwl〈0:127>_decoder和反相器级联缓冲模块的输出端连接至第一两输入与非门Al的两个输入端，两输入与非门Al输出端经过第一反相器Invl后连接至字线选通信号 wwl〈0:127>。
[0007]本发明特点以及有益效果:
[0008]本发明的特点在于根据读写操作的不同由该模块自动生成所有控制信号，采用了新的延时链，并采用了可编程式结构，可控部分为位线的预充电时间和字线有效时间。通过外围控制信号可以实现不同的时序信号，这很大程度的简化了 SRAM的时序控制难度。
[0009]本发明由时钟上升沿触发，根据读写操作的不同，自动生成所需要的全部控制信号。
[0010]本发明可以较容易的调整时序，根据电路需要增加或减少相应的输出信号，且很容易移植到其他存储电路体系中(比如DRAM)。
【附图说明】
[0011]图1为本发明的同步时钟控制模块电路原理图。
[0012]图2为图1中的时钟编码器原理图。
[0013]图3为图2中的可编程延时链原理图。
[0014]图4为延时单元原理图。
[0015]图5为本发明的时钟控制模块时序图(左:写操作，右:读操作)。
[0016]图6为本发明的时钟编码器时序图。
【具体实施方式】
[0017]本发明对时钟上升沿敏感，当时钟信号elk到达后，会自动根据读写操作的不同生成所需要的字线选通信号wwl〈0:127〉，瞬态负位线使能信号NBLen，位线预充电信号pc和灵敏放大器开启信号sense。下面结合附图及实施例电路结构详细说明本发明。
[0018]本发明的可编程静态随机存储器同步时钟控制模块电路结构如图1所示，该同步时钟控制模块电路包括由NMOS管和PMOS管组成的9个反相器Invl — Inv9，I个两输入与非门Al，2个两输入或非门Orl—0r2，2个传输门(控制端的信号为读写控制信号w_e)，I个由4个反相器串联组成的反相器级联缓冲模块，I个时钟编码电路。时钟控制模块电路的输入端的输入信号包括:时钟clk，读写控制信号w_e，地址信号wwl〈0:127>_decoder ;输出端的输出信号包括:字线选通信号wwl〈0:127〉，瞬态负位线使能信号NBLen，位线预充电信号pc，灵敏放大器开启信号sense ；
[0019]其连接关系为:时钟编码器的输入端连接时钟信号clk、时钟编码器的输出GCK分别连接两输入或非门Orl、反相器级联缓冲模块，时钟编码器的输出SET作为一个输入端同传输门I相连，传输门I的另一个输入端连接至电源电压Vdd，w_e以及其经过反相器Inv6后得到的取反信号分别作为控制端连接至传输门1，传输门I输出端经过反相器IrwS后的输出端及反相器级联缓冲模块的输出端分别连接至两输入或非门0r2的两个输入端，或非门Orl和0r2的输出端分别经过反相器Inv2和Inv5后连接至传输门2的两个输入端，w_e以及其经过反相器Inv7后得到的取反信号分别作为控制端连接至传输门2，传输门2的输出端连接至位线预充电信号pc，反相器Inv9的输出端连接至灵敏放大器开启信号sense，反相器级联缓冲模块的输出端经过反相器Inv3和Inv4后连接至瞬态负位线使能信号NBLen，地址信号wwl〈0:127>_decoder和反相器级联缓冲模块的输出端连接至两输入与非门Al的两个输入端，Al输出端经过反相器Invl后连接至字线选通信号wwl〈0:127〉。
[0020]上述同步时钟控制模块电路的时钟编码模块的具体结构如图2所示，包括4个由NMOS管和PMOS管组成的反相器InvlO — Invl3，2个两输入与非门A2—A3，I个延时链，2个可编程延时链，I个PMOS管P1，I个NMOS管NI。其中，Pl和NI的栅极一同连接至延时链的输出端dnclk，Pl漏极连接至电源，NI管漏极连接至延时链的输入端nclk，Pl和NI的源极一同连接至两输入与非门A2的一个输入端trig，两输入与非门A2的另一个输入端连至两输入与非门A3输出端，两输入与非门A2的输出端依次经过两个反相器Invll、Invl2后连到可编程延时链2的输入端，可编程延时链2的输出端经过反相器Invl3后连到时钟编码器的输出SET，同时时钟编码器的两个输出端SET和GCK分别连接至两输入与非门A3的两个输入端。时钟编码模块的输入端的信号为:时钟信号clk ;输出端的信号包括:驱动译码器完成最后的译码选通信号GCK和用于控制灵敏放大器开启的使能信号SET。
[0021]上述时钟编码模块的可编程延时链组成如图3所示，包括2个寄存器，I个2-4译码器，10个延时块D1-D10，每个延时块均由2个延时单元串联组成，4个传输