多数据线存储器及方法
【专利说明】多数据线存储器及方法
[0001]优先权申请
[0002]本申请案主张2012年10月26日申请的第13/661，498号美国申请案的优先权益，所述美国申请案以全文引用的方式并入本文中。
【背景技术】
[0003]半导体存储器组件用于许多电子装置中，例如个人数字助理(PDA)、膝上型计算机、移动电话及数码相机。这些半导体存储器组件中的一些具有电荷存储装置的阵列。
【附图说明】
[0004]一些实施例经由实例而说明且不限于附图的图，在附图中:
[0005]图1为根据本发明的各种实施例的呈电荷存储装置的垂直串的形式的设备的示意电路图；
[0006]图2为根据本发明的各种实施例的图1中所示的垂直串的半导体构造的横截面图；
[0007]图3为根据本发明的各种实施例的图1及图2中所示的垂直串的电荷存储装置的半导体构造的横截面图；
[0008]图4为根据本发明的各种实施例的呈电荷存储装置的块的形式的设备的示意电路图；
[0009]图5为根据本发明的各种实施例的呈电荷存储装置的垂直串的行的形式的设备的不意电路图；
[0010]图6为根据本发明的各种实施例的呈电荷存储装置的垂直串的行的半导体构造的形式的设备的视图；
[0011]图7为根据本发明的各种实施例的呈图6中所示的电荷存储装置的垂直串的行的半导体构造的一部分的形式的设备的视图；
[0012]图8为根据本发明的各种实施例的呈电荷存储装置的垂直串的两行的半导体构造的四层的形式的设备的俯视图；
[0013]图9为根据本发明的各种实施例的图4的块上的读取操作的时序图；
[0014]图10为根据本发明的各种实施例的图4的块上的编程操作的时序图；
[0015]图11为根据本发明的各种实施例的图4的块上的擦除操作的时序图；
[0016]图12为根据本发明的各种实施例的方法的流程图；
[0017]图13为根据本发明的各种实施例的呈电荷存储装置的垂直串的行的形式的设备的不意电路图；及
[0018]图14为根据本发明的各种实施例的呈存储器装置的形式的设备的框图。
【具体实施方式】
[0019]根据本发明的各种实施例的电荷存储装置的块可作为存储器装置(例如非与(NAND)存储器装置)中的存储器单元的块发挥作用。
[0020]出于此文件的目的，“设备”可指许多结构(例如电路、装置或系统)中的任何者。在此文件中，当电荷存储装置或晶体管由于与其源电压相差至少其阈值电压的控制栅极电压而变得导电时，所述电荷存储装置或晶体管被描述为“接通”以采取激活状态。当控制栅极电压与源电压之间的差异小于阈值电压，使得电荷存储装置或晶体管变得非导电时，电荷存储装置或晶体管被描述为“切断”以采取非激活状态。“电位”始终为电位。可在页读取操作(其中“页”包含固定数量的数据，例如存储器芯片内的两千字节(KB)的数据)期间同时读取多个电荷存储装置。“半导体材料的层”可意指形成于相同平面、排、行或单元中(例如结构的水平或垂直或倾斜平面、行、排或单元中)的半导体材料。
[0021]通常需要增大可将数据编程到存储器装置或从存储器装置读取数据的速度。还可需要减小编程操作或读取操作的功率消耗。发明者已发现可通过使用多条数据线存取电荷存储装置的块中的电荷存储装置的垂直串的每一行而处理这些操作挑战中的一些，以及其它操作挑战。
[0022]图1为根据本发明的各种实施例的呈电荷存储装置的垂直串100的形式的设备的示意电路图。垂直串100包含串联耦合的16个电荷存储装置112，且可包含多于或少于16个电荷存储装置112。垂直串100包含源极选择栅极(SGS)晶体管120，其可为在电荷存储装置112中的在垂直串100的一端的一者与共用源极126之间耦合的η沟道晶体管。共用源极126可包括(例如)通常掺杂的半导体材料及/或其它导电材料的狭槽。在垂直串100的另一端，漏极选择栅极(SGD)晶体管130可为在电荷存储装置112中的一者与数据线134之间耦合的η沟道晶体管。共用源极126可耦合到参考电压Vss (例如，接地电压)或电压源(例如，电荷泵电路，未展示)。耦合在一起的两个元件彼此电接触或由可实现元件之间的导通的一或多个导体或半导体分离。彼此电接触的两个元件在结(例如，ρ-η结)处物理接触，此实现跨所述结的电子流或空穴流。
[0023]每一电荷存储装置112可包括(例如)浮动栅极晶体管或电荷捕获晶体管，且可为单电平电荷存储装置或多电平电荷存储装置。电荷存储装置112、SGS晶体管120及SGD晶体管130由其相应控制栅极上的信号控制，在存取线(未展示)上提供所述信号。在一些情况下，控制栅极可至少部分形成存取线。SGS晶体管120接收信号，所述信号控制SGS晶体管120以实质上控制垂直串100与共用源极126之间的导电。S⑶晶体管130接收控制S⑶晶体管130的信号，使得S⑶晶体管130可用于选择或取消选择垂直串100。垂直串100可为存储器装置(例如，NAND存储器装置)中的块中的电荷存储装置的多个垂直串中的一者。
[0024]图2为根据本发明的各种实施例的图1中所示的垂直串100的半导体构造的横截面图。电荷存储装置112、SGS晶体管120及S⑶晶体管130至少部分包围(例如，包围或部分包围)半导体材料的支柱210。支柱210可包括P型多晶硅且为电荷存储装置112、SGS晶体管120及S⑶晶体管130的沟道。电荷存储装置112、SGS晶体管120及S⑶晶体管130与支柱210相关联。支柱210在包括η+型多晶硅的源极盖220与包括η+型多晶硅的漏极盖230之间延伸。垂直串100的电荷存储装置112沿支柱210的垂直范围位于半导体构造的不同层中，因此将垂直串100形成为电荷存储装置的“垂直”串。源极盖220与支柱210电接触且与支柱210形成ρ-η结。漏极盖230与支柱210电接触且与支柱210形成ρ-η结。源极盖220为支柱210的源极且漏极盖230为支柱210的漏极。源极盖220耦合到共用源极126。漏极盖230耦合到数据线134。
[0025]图3为根据本发明的各种实施例的图1及图2中所示的垂直串100的电荷存储装置112的半导体构造的横截面图。电荷存储装置112包围或部分包围支柱210。支柱210可包括P型多晶硅。可由包括二氧化硅(S12)的第一电介质310包围或部分包围支柱210。可由包括多晶硅的浮动栅极320包围或部分包围第一电介质310。可由包括二氧化硅(S12)及氮化硅(Si3N4)的第二电介质330及包括二氧化硅(S12)的第三电介质340包围或部分包围浮动栅极320，使得第二电介质330及第三电介质340组成氧化物-氮化物-氧化物(S12Si3N4S12或“0Ν0”)的层间介电质(inter-poly dielectric，IPD)层。可由包括多晶硅的控制栅极350包围或部分包围第三电介质340。可由金属硅化物360包围或部分包围控制栅极350。金属硅化物360可包括(例如)硅化钴(CoSi)、硅化钛(TiSi)、硅化钨(WSi)、硅化镍(NiSi)、硅化钽(TaSi)、硅化钼(MoSi)或硅化铂(PtSi)中的一或多者。
[0026]图4为根据本发明的各种实施例的呈电荷存储装置的块400的形式的设备的示意电路图。块400包含电荷存储装置432的十二个垂直串402、404、406、408、412、414、416、418、422、424、426及428。每一垂直串402到428包含四个电荷存储装置432，且可包含多于或少于四个的电荷存储装置432。每一垂直串402到428包含在电荷存储装置432中的在垂直串的一端的一者与块400的单个共用源极436之间耦合的SGS晶体管434。在垂直串的另一端，SGD晶体管438在电荷存储装置432的一者与下文所描述的数据线之间耦合。
[0027]电荷存储装置432的垂直串402、404、406及408组成耦合到四个单独数据线442、444,446及448的块400中的垂直串的第一行440。垂直串402的S⑶晶体管438耦合到数据线442。垂直串404的S⑶晶体管438耦合到数据线444。垂直串406的S⑶晶体管438耦合到数据线446。垂直串408的S⑶晶体管438耦合到数据线448。
[0028]电荷存储装置432的垂直串412、414、416及418组成耦合到四个单独数据线462、464,466及468的块400中的垂直串的第二行460。垂直串412的S⑶晶体管438耦合到数据线462。垂直串414的S⑶晶体管438耦合到数据线464。垂直串416的S⑶晶体管438耦合到数据线466。垂直串418的S⑶晶体管438耦合到数据线468。
[0029]电荷存储装置432的垂直串422、424、426及428组成耦合到四个单独数据线482、484,486及488的块400中的垂直串的第三行480。垂直串422的S⑶晶体管438耦合到数据线482。垂直串424的S⑶晶体管438耦合到数据线484。垂直串426的S⑶晶体管438耦合到数据线486。垂直串428的S⑶晶体管438耦合到数据线488。
[0030]垂直串402、412及422的S⑶晶体管438的栅极可耦合在一起以接收相同信号以使垂直串402、412及422相关联。垂直串404、414及424的S⑶晶体管438的栅极可耦合在一起以接收相同信号以使垂直串404、414及424相关联。垂直串406、416及426的S⑶晶体管438的栅极可耦合在一起以接收相同信号以使垂直串406、416及426相关联。垂直串408、418及428的SGD晶体管438的栅极可耦合在一起以接收相同信号以使垂直串408、418及428相关联。