动态随机存取存储器电路及其电压控制方法与流程

本

技术实现要素：
涉及一种动态随机存取存储器电路及其电压控制方法，且特别涉及一种可降低记忆单元在自我更新周期(self refresh period)中的功率损耗的动态随机存取存储器电路及其电压控制方法。

背景技术：

借由低成本及高密度的优势，DRAM被广泛地使用于各式电子产品(例如：笔记本电脑、平板电脑及智能型手机)。然而，为了维持存取其中的数据，DRAM需要频繁地(每秒数百次)被更新。因此，包含DRAM模块的电子产品将需要额外的功耗。

为了达到行动装置对低功耗的要求，如何降低DRAM模块的功耗实属当前重要研发课题之一。

发明内容

本发明的目的在于提供一种动态随机存取存储器电路及其电压控制方法，可降低记忆单元在自我更新周期中的功率损耗。

本发明内容的一实施例是在提供一种动态随机存取存储器电路。动态随机存取存储器电路包含多个记忆单元、多个字元线驱动器以及第一电压产生器。字元线驱动器各自电性耦接记忆单元。第一电压产生器电性耦接字元线驱动器，第一电压产生器用以产生第一电压信号至字元线驱动器，其中在记忆单元的自我更新周期中，第一电压产生器将第一电压信号由第一准位降低至第二准位。

在一实施例中，其中每个记忆单元用以储存数据信号，在该自我更新周期中，预先储存于每个记忆单元的该数据信号被读取并写入至相同的该些记忆单元。

在一实施例中，动态随机存取存储器电路还包含多个感测放大器、多个平衡控制器以及第二电压产生器。多个平衡控制器各自电性耦接该些感测放大器。第二电压产生器电性耦接该些平衡控制器，该第二电压产生器用以产生第二电压信号至该些平衡控制器。其中在该些记忆单元的该自我更新周期中，该第二电压产生器将该第二电压信号由一第三准位降低至一第四准位。

在一实施例中，每个感测放大器用以放大两个位元线之间的电压差，借此在该些记忆单元的该自我更新周期中读取以及写入该数据信号至该些记忆单元，每个平衡控制器用以提供该第二电压信号至每个感测放大器，并且在该数据信号读取并写入至相同的该些记忆单元之后，平衡该些位元线至相同的电压准位。

在一实施例中，动态随机存取存储器电路还包含控制器，控制器电性耦接该第一电压产生器，该控制器用以产生控制信号至该第一电压产生器以及该第二电压产生器，其中在该些记忆单元的该自我更新周期中该控制信号为致能状态。

本发明内容的一实施例是在提供一种电压控制方法。电压控制方法适用于动态随机存取存储器电路包含多个记忆单元以及多个字元线，电压控制方法包含：产生第一电压信号至字元线驱动器；以及在记忆单元的自我更新周期中，将第一电压信号由第一准位降低至第二准位。

在一实施例中，电压控制方法还包含：储存数据信号至每个记忆单元；以及，在该自我更新周期中，读取并写入预先储存于每个记忆单元的该数据信号至相同的该些记忆单元。

在一实施例中，其中该动态随机存取存储器电路还包含多个感测放大器以及多个平衡控制器，该电压控制方法还包含：产生第二电压信号至该些平衡控制器；以及，在该些记忆单元的该自我更新周期中，将该第二电压信号由第三准位降低至第四准位。

在一实施例中，电压控制方法还包含：提供该第二电压信号至每个感测放大器；放大两个位元线之间的电压差，借此在该些记忆单元的该自我更新周期中读取以及写入该数据信号至该些记忆单元；以及，在该数据信号读取并写入至相同的该些记忆单元之后，平衡该些位元线至相同的电压准位。

综上所述，借由本发明所公开的技术，动态随机存取存储器电路的功率损耗可被降低。在一实施例中，当动态随机存取存储器电路在自我更新周期中的功率损耗可被降低。

以下将以实施方式对上述的说明作详细的描述，并对本发明的技术方案提供进一步的解释。

附图说明

为让本案的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下。然而，应了解到，为符合在产业中实务利用的情况，许多的特征并未符合比例绘示。实际上，为了阐述以下的讨论，许多特征的尺寸可能被任意地增加或缩减。

图1绘示根据本发明内容的一实施例中一种动态随机存取存储器电路的示意图；

图2绘示图1中动态随机存取存储器电路的示意图；

图3绘示根据本发明内容的一实施例中一种动态随机存取存储器电路的示意图；以及

图4绘示根据本发明内容的一实施例中一种电压控制方法的示意图。

具体实施方式

以下发明提供许多不同实施例或例证用以实施本发明的不同特征。特殊例证中的元件及配置在以下讨论中被用来简化本发明。所讨论的任何例证只用来作解说的用途，并不会以任何方式限制本发明或其例证的范围和意义。此外，本发明在不同例证中可能重复引用数字符号且/或字母，这些重复皆为了简化及阐述，其本身并未指定以下讨论中不同实施例且/或配置之间的关系。

在全篇说明书与权利要求所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此发明的内容中与特殊内容中的平常意义。某些用以描述本发明的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本发明的描述上额外的引导。

关于本文中所使用的耦接或连接，均可指两个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而耦接或连接还可指两个或多个元件相互操作或动作。在本文中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本发明的本意。如本文所用，词汇与/或包含了列出的关联项目中的一个或多个的任何组合。

请参阅图1，图1绘示根据本发明内容的一实施例中一种动态随机存取存储器电路100的示意图。在此发明的一实施例中，动态随机存取存储器电路100置于DRAM模块(未绘示)中。动态随机存取存储器电路100包含记忆单元111～11n、字元线驱动器121～12n、第一电压产生器130、感测放大器141～14n、平衡控制器151～15n以及第二电压产生器160。如图1所示，字元线驱动器121～12n各自电性耦接记忆单元111～11n，第一电压产生器130电性耦接字元线驱动器121～12n。平衡控制器151～15n各自电性耦接感测放大器141～14n，第二电压产生器160电性耦接平衡控制器151～15n。

在此实施例中，每个记忆单元111～11n用以储存数据信号，第一电压产生器130用以产生第一电压信号Vcc1至字元线驱动器121～12n。每个感测放大器141～14n用以放大位元线BL、BL’(绘示于图2中)之间的电压差借此在记忆单元111～11n的自我更新周期(self refresh period)中读取以及写入数据信号至记忆单元111～11n。每个平衡控制器151～15n用以提供第二电压信号Vcc2至每个感测放大器141～14n，并且在自我更新周期中当数据信号读取并写入至相同的记忆单元111～11n之后，平衡位元线BL、BL’至相同的电压准位。也就是说，在自我更新周期中，预先储存于每个记忆单元111～11n的数据信号被读取并写入至相同的记忆单元。进一步来说，请参阅图2。

图2绘示图1中动态随机存取存储器电路100的示意图。在图2中仅绘示图1其中的两个记忆单元111、112，两个字元线驱动器121、122，一个感测放大器141以及一个平衡控制器151，然而图1中的其他元件可以类似于图2后续的描述。如图2所示，记忆单元111包含电晶体T1、储存电容C1，记忆单元112包含电晶体T2、储存电容C2。电晶体T1电性耦接位元线BL以及字元线WL1，电晶体T1用以根据来自字元线驱动器121的驱动信号将数据信号从位元线BL传输至储存电容C1。电晶体T2电性耦接位元线BL’以及字元线WL2，电晶体T2用以根据来自字元线驱动器122的驱动信号将数据信号从位元线BL’传输至储存电容C2。感测放大器141电性耦接位元线BL，平衡控制器151用以将第二电压信号Vcc2从第二电压产生器160传输至感测放大器141。感测放大器141用以放大位元线BL、BL’之间的电压差借此在记忆单元111的自我更新周期中读取以及写入数据信号至记忆单元111。在数据信号读取并写入至相同的记忆单元111之后，平衡控制器151将会平衡位元线BL、BL’至相同的电压准位。此重写(rewriting)机制有助于记忆单元111、112中的储存电容C1、C2持续地保持数据信号正确的值。第一电压产生器130用以产生第一电压信号Vcc1至字元线驱动器121。在此实施例中，在自我更新周期中，第一电压产生器130将第一电压信号Vcc1由第一准位降低至第二准位。举例来说，第一准位为3V，第二准位为2.8V，第一电压产生器130会在自我更新周期中将第一电压信号Vcc1由第一准位(3V)降低至第二准位(2.8V)。如此一来，记忆单元在自我更新周期中的功率损耗可被降低。须注意的是，上述示例数值仅为方便说明，本发明并不以此为限。

在一些实施例中，第二电压产生器160将第二电压信号Vcc2由第三准位降低至第四准位。举例来说，第三准位为1.5V，第四准位为1.4V，第二电压产生器160会在自我更新周期中将第二电压信号Vcc2由第三准位(1.5V)降低至第四准位(1.4)。如此一来，记忆单元在自我更新周期中的功率损耗可被降低。在一些实施例中，第一准位与第二准位间的第一比值相同于第三准位与第四准位间的第二比值。举例来说，第一准位为3V，第二准位为2.8V，第三准位为1.5V，第四准位为1.4V，因此第一准位与第二准位间的第一比值为3/2.8相同于第三准位与第四准位间的第二比值1.5/1.4。在一些实施例中，第三准位为第一准位的一半，第四准位为第二准位的一半。举例来说，第一准位为3V，第二准位为2.8V，第三准位为1.5V，第四准位为1.4V，因此第三准位(1.5V)为第一准位(3V)的一半，第四准位(1.4V)为第二准位(2.8V)的一半。

在一些实施例中，图1中所示的动态随机存取存储器电路100还包含控制器310，如图3所示。图3绘示根据本发明内容的一实施例中一种动态随机存取存储器电路100a的示意图。控制器310电性耦接第一电压产生器130，控制器310用以产生控制信号Vs至第一电压产生器130以及第二电压产生器160，其中在自我更新周期中控制信号Vs为致能状态。在此实施例中，当第一电压产生器130以及第二电压产生器160在自我更新周期中接收到控制信号Vs时，第一电压产生器130以及第二电压产生器160会各自将第一电压信号Vcc1从第一准位降低至第二准位以及将第二电压信号Vcc2从第三准位降低至第四准位。如此一来，记忆单元在自我更新周期中的功率损耗可被降低。

请参阅图4，图4绘示根据本发明内容的一实施例中一种电压控制方法400的示意图。电压控制方法400可被实施应用于图1及图2中的动态随机存取存储器电路100，或图3中的动态随机存取存储器电路100a，但本发明并不以此为限。为了方便说明，后续将以电压控制方法400应用于图1中的动态随机存取存储器电路100为例说明。

电压控制方法400首先执行骤S410：产生第一电压信号至字元线驱动器。

电压控制方法400接着执行骤S420：在记忆单元的自我更新周期中，将第一电压信号由第一准位降低至第二准位。

在一些实施例中，电压控制方法400还包含执行骤S430：产生第二电压信号至平衡控制器。

电压控制方法400接着执行骤S440：在记忆单元的自我更新周期中，将第二电压信号由第三准位降低至第四准位。

综上所述，借由本发明所公开的技术，动态随机存取存储器电路的功率损耗可被降低。在一实施例中，当动态随机存取存储器电路在自我更新周期中的功率损耗可被降低。

虽然本发明已经以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明内容的保护范围当视权利要求所界定者为准。