储存器件、具有储存器件的存储系统及其操作方法与流程

本申请要求于2015年10月30日提交的第10-2015-0152357号韩国专利申请的优先权，该申请以全文引用的方式并入本文。

技术领域

本发明总体上涉及一种储存器件、具有该储存器件的存储系统及其操作方法。

背景技术：

诸如NAND闪速存储器件的储存器件的特征在于：即使在给器件的电源被切断时数据仍被保存。因此，NAND闪速存储器件频繁用于便携式电子设备，诸如笔记本电脑、蜂窝电话和智能手机。

对便携式电子设备的需求持续增加，然而，需要更新型的便携式电子设备来处理大量数据。因此，需要具有更快的数据处理速度的数据储存器件。

技术实现要素：

实施例提供了一种能够执行多擦除操作的储存器件、具有该储存器件的存储系统及其操作方法。

根据本发明的一个方面，提供了一种储存器件，该储存器件包括：多个存储块，适用于储存数据；外围电路，适用于从所述多个存储块之中选择数个存储块，以及适用于对选中的数个存储块同时执行擦除操作；以及控制电路，适用于控制外围电路，使得同时擦除所述数个存储块，以及对从所述数个存储块之中选择的存储块执行擦除操作和擦除验证操作。

根据本发明的一个方面，提供了一种存储系统，该存储系统包括：存储器件，适用于包括用于执行多擦除操作的储存器件；以及存储器控制器，适用于响应于从主机接收到的命令而控制存储器件。

根据本发明的一个方面，提供了一种操作储存器件的方法，所述方法包括：执行多擦除区段，使得同时擦除从多个存储块之中选择的数个存储块，在所述多擦除区段中，重复擦除循环；以及如果擦除循环的频次达到最大多循环频次，则执行单擦除区段，使得对所述数个存储块逐个进行擦除操作和擦除验证操作。

附图说明

图1是图示根据本发明的实施例的存储系统的示图。

图2是图示根据本发明的实施例的储存器件的示图。

图3是图示根据本发明的实施例的存储块的示图。

图4是图示根据本发明的实施例的行解码器与存储块之间的连接关系的示图。

图5是图示根据本发明的实施例的高电压发生电路的示图。

图6是图示根据本发明的实施例的选择信号输出单元的示图。

图7是图示根据本发明的实施例的擦除操作的示图。

图8是图示根据本发明的另一实施例的擦除操作的示图。

图9是图示根据本发明的实施例的多擦除操作的流程图。

图10是图示根据本发明的另一实施例的多擦除操作的流程图。

图11是图示根据本发明的实施例的存储系统的示图。

图12是图示根据本发明的实施例的包括存储系统的计算系统的示图。

具体实施方式

现在将在后文中参照附图更充分地描述示例性实施例；然而，应注意本发明可以以不同的形式来实施，并且不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本发明将是彻底的和完整的，并且将会将本发明充分地传达给本发明所属领域的技术人员。

在附图中，为了清楚说明的目的，尺寸可以被放大。此外，应理解的是，当元件被称为位于两个元件“之间”时，其可以是所述两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。此外，相同的附图标记始终表示相同的元件。

参照图1，根据本发明的实施例，提供了一种存储系统。参照图1，存储系统1000可以包括用于储存数据的存储器件1100和用于控制存储器件1100的存储器控制器1200。

存储器件1100可以包括多个储存器件1110。储存器件1110可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功耗双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功耗DDR(LPDDR)、rambus动态随机存取存储器(RDRAM)和/或闪速存储器等。储存器件1110中的每个能够执行多擦除操作(multi-erase operation)。在实施例中，储存器件1110中的每个可以是或者包括NAND闪速存储器。被实施为NAND闪速存储器件的每个储存器件1110可以适用于执行多擦除操作。

存储器控制器1200可以控制存储器件1100的总体操作。例如，存储器控制器1200可以响应于从主机2000接收到的命令而向存储器件1100输出用于控制存储器件1100的命令、地址和/或数据。并且，存储器控制器1200可以响应于从主机2000接收到的命令而从存储器件1100接收数据。

主机2000可以通过使用诸如外围部件互联-高速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS)的接口协议来与存储系统1000通信。

现在参照图2，提供了根据本发明的实施例的储存器件。例如，图2的储存器件可以被采用作为图1的储存器件1110中的一种。因此，储存器件1110可以包括配置为储存数据的存储单元阵列110、配置为执行存储单元阵列110的诸如编程操作、读取操作和/或擦除操作的操作的外围电路120以及配置为控制外围电路120的控制电路130。

存储单元阵列110可以包括多个存储块，所述多个存储块包括彼此相同地配置的第一存储块至第K存储块(K是正整数)。第一存储块至第K存储块可以共享一个阱(well)。更具体地，可以在衬底中形成阱，并且可以在阱之上形成第一存储块至第K存储块。

外围电路120可以包括电压发生电路121、行解码器122、页缓冲器123、列解码器124和输入/输出电路125。

电压发生电路121可以响应于操作信号OPSIG而产生具有各种电压电平的一个或更多个操作电压。例如，在擦除操作中，电压发生电路121可以响应于擦除操作信号OPSIG而产生具有各种电平的操作电压，诸如擦除电压Vera和通过电压。擦除电压Vera可以被施加至存储单元阵列110中的阱，而其它操作电压可以被施加至全局线GL。

行解码器122可以经由一个或更多个全局线GL连接至电压发生电路121。行解码器122可以经由第一局部线LL1至第K局部线LLK连接到第一存储块至第K存储块。行解码器122可以响应于从控制电路130接收到的行地址RADD而选择至少一个存储块。行解码器122还可以给所选中的至少一个存储块提供从电压发生电路121供应的至少一个操作电压。

在针对多擦除操作的实施例中，行解码器122可以响应于行地址RADD而同时选择多个存储块。可选地，行解码器122可以响应于行地址RADD而选择一个存储块。在施加擦除电压Vera给阱的同时，行解码器122可以将从电压发生电路121供应的一个或更多个操作电压提供给连接至所选中的至少一个存储块的局部线，并浮置连接至其它未选中存储块的局部线。

页缓冲器123可以经由位线BL连接至存储单元阵列110。页缓冲器123可以用正电压对位线BL预充电，在编程操作和读取操作中将数据传输至所选中的存储块和/或从所选中的存储块接收数据。响应于来自控制电路130的页缓冲器控制信号PBSIGNALS，页缓冲器123可以临时地储存所传输的数据。

列解码器124可以传输数据给页缓冲器123和/或从页缓冲器123接收数据DATA。列解码器124可以传输数据给输入/输出电路125和/或从输入/输出电路125接收数据DATA。

输入/输出电路125可以配置为将从外部设备(例如，存储器控制器)传输来的命令CMD和地址ADD传输给控制电路130。输入/输出电路125可以配置为将从外部设备传输来的数据DATA传输给列解码器124，或者将从列解码器124传输来的数据DATA输出给外部设备。

控制电路130可以响应于从输入/输出电路125接收到的命令CMD和地址ADD来控制外围电路120。例如，控制电路130可以控制外围电路120执行包括多擦除循环和/或单擦除循环的多擦除操作。

在实施例中，当执行多擦除循环时，控制电路130可以控制外围电路120，使得从包括第一存储块至第K存储块的多个存储块之中选择的多个存储块可以被同时擦除。如果执行多擦除循环的次数达到执行多擦除循环的最大次数，则控制电路130可以控制外围电路120来执行用于以单个为单位来擦除选中储存块的单擦除循环。

为此，在多擦除操作中，控制电路130可以控制行解码器122，使得多个存储块可以同时被擦除。在单擦除操作中，控制电路130可以控制行解码器122，使得多个存储块能够逐一地依次被选中。

图3是图示根据本发明的实施例的存储块的示图。例如，图3的存储块可以是图1中的存储单元阵列110的第一存储块。由于第一存储块至第K存储块彼此相同地配置，因此在图3中将仅对第一存储块进行描述作为示例。

参照图3，第一存储块可以包括多个单元串ST，所述多个单元串ST连接在公共源极线SL与多个相应的位线BL1至BLi之间。每个单元串ST可以包括彼此串联连接在源极线SL与位线BL1至BLi之间的源极选择晶体管SST、存储单元F1至F6和漏极选择晶体管DST。源极选择晶体管SST的源极连接至公共源极线SL，而漏极选择晶体管DST的漏极连接至多个相应的位线BL1至BLi。为了便于说明，在图3中仅示出六个存储单元F1至F6，但根据半导体器件的设计，单元串ST可以包括更大数量的存储单元。

存储单元F1至F6中的每个可以被配置为储存1位数据的单电平单元(SLC)，或者被配置为储存两位或更多位数据的多电平单元(MLC)。例如，MLC可以是在其中分别可以储存2位、3位或4位数据的二电平单元、三电平单元(TLC)或四电平单元(QLC)。

不同串中包括的源极选择晶体管SST的栅极连接至局部源极选择线LSSL，存储单元F1至F6的栅极连接至局部字线LWL1至LWL6，而漏极选择晶体管DST的栅极连接至局部漏极选择线LDSL。局部源极选择线LSSL、局部字线LWL1至LWL6和局部漏极选择线LDSL可以包括在第一局部线LL1中。

图4是图示根据本发明的实施例的行解码器与存储块之间的连接关系的示图。例如，图4的行解码器和存储块分别可以是图2中的行解码器122和存储单元阵列100的存储块。

参照图4，行解码器122可以连接至多个全局线GL和第一局部线LL1至第K局部线LLK。行解码器122可以响应于行地址RADD1至RADDK而将多个全局线GL选择性地连接到第一局部线LL1至第K局部线LLK。

行解码器122可以包括第一高电压发生电路HVGEN1至第K高电压发生电路HVGENK和第一通过电路HVPASS1至第K通过电路HVPASSK。第一高电压发生电路HVGEN1至第K高电压发生电路HVGENK的数目和第一通过电路HVPASS1至第K通过电路HVPASSK的数目中的每个可以等于存储块的数目。例如，如果在存储单元阵列中包括K个存储块，则行解码器122也可以包括K个高电压发生电路和K个通过电路。

第一通过电路HVPASS1至第K通过电路HVPASSK可以连接在全局线GL与第一局部线LL1至第K局部线LLK之间。全局线GL可以连接至图2的电压发生电路121。从电压发生电路121产生的操作电压可以经由全局线GL而共同地提供给第一通过电路HVPASS1至第K通过电路HVPASSK。全局线GL可以包括全局源极选择线GSSL、第一全局字线GWL1至第n全局字线GWLn以及全局漏极选择线GDSL。第一局部线LL1至第K局部线LLK可以连接在第一通过电路HVPASS1至第K通过电路HVPASSK与第一存储块至第K存储块之间。第一局部线LL1至第K局部线LLK中的每个可以包括局部源极选择线LSSL、第一局部字线LWL1至第n局部字线LWLn和局部漏极选择线LDSL。

第一通过电路HVPASS1至第K通过电路HVPASSK中的每个可以连接在全局线GL与第一局部线LL1至第K局部线LLK之间，并且可以包括多个高电压开关HKTR，所述多个高电压开关HKTR响应于从第一高电压发生电路HVGEN1至第K高电压发生电路HVGENK产生的高电压而操作。高电压开关HKTR可以被实施为高电压晶体管。高电压开关HKTR可以分别响应于从第一高电压发生电路HVGEN1至第K高电压发生电路HVGENK输出的电压而同时地操作。例如，第一通过电路HVPASS1的高电压开关HKTR的栅极可以共同地连接至第一高电压发生电路HVGEN1的输出端子。其它的第二通过电路HVPASS2至第K通过电路HVPASSK也可以与第一高电压发生电路HVGEN1相同地配置。

第一高电压发生电路HVGEN1至第K高电压发生电路HVGENK可以分别与第一通过电路HVPASS1至第K通过电路HVPASSK形成对。第一高电压发生电路HVGEN1至第K高电压发生电路HVGENK可以分别响应于第一行地址RADD1至第K行地址RADDK而产生高电压。例如，仅第一高电压发生电路HVGEN1和第三高电压发生电路HVGEN3可以产生高电压，而其它的第二高电压发生电路HVGEN2和第四高电压发生电路HVGEN4至第K高电压发生电路HVGENK可以输出0V。在这种情况下，仅包括在第一高电压发生电路HVGEN1和第三高电压发生电路HVGEN3中的高电压开关HKTR(其被施加了高电压)导通。因此，操作电压可以施加至仅第一局部线LL1和第三局部线LL3，而其它的第二局部线LL2和第四局部线LL4至第K局部线LLK被浮置。

在多擦除操作中，从图2的电压发生电路121提供的擦除电压Vera可以施加给由第一存储块至第K存储块共享的阱。在这种情况下，响应于第一行地址RADD1至第K行地址RADDK，包括第一存储块至第K存储块的多个存储块之中的一些存储块可以被同时擦除。例如，在多擦除操作中，第一全局字线GWL1至第n全局字线GWLn可以接地至0V。在这种情况下，如果第一高电压发生电路HVGEN1和第三高电压发生电路HVGEN3同时产生高电压，则第一通过电路HVPASS1和第三通过电路HVPASS3中包括的高电压开关HKTR同时被导通。因此，连接至第一存储块和第三存储块的第一局部字线LWL1至第n局部字线LWLn也可以接地至0V。其它的局部字线LWL1至LWLn、其它的局部源极选择线LSSL以及其他的局部漏极选择线LDSL可以被浮置。因此，选中的第一存储块和第三存储款的存储单元被擦除，而其它未选中的第二存储块和第四存储块至第K存储块的存储单元不会被擦除。

图5是图示根据本发明的实施例的高电压发生电路的示图。例如，图5的高电压发生电路可以是图4的高电压发生电路HVGEN1至HVGEN3。

参照图5，高电压发生电路可以彼此相同地配置。为了便于说明，将描述多个高电压发生电路之中的第一高电压发生电路HVGEN1至第三高电压发生电路HVGEN3作为示例。

第一高电压发生电路HVGEN1可以包括第一解码器DEC1、第一选择信号输出单元SG1和第一高电压输出单元HG1。

第一解码器DEC1可以响应于第一行地址RADD1而输出第一预选择信号SEL1_N。例如，第一解码器DEC1可以通过将第一行地址RADD1解码来输出高或低的第一预选择信号SEL1_N。

第一选择信号输出单元SG1可以响应于第一预选择信号SEL1_N和第一多使能信号BLKEN1而输出第一选择信号SEL1。例如，当多个存储块被选中时，第一多使能信号BLKEN1可以被激活为高。如果第一多使能信号BLKE1保持为高，则即使第一预选择信号SEL1_N被改变，第一选择信号输出单元SG1仍可以继续输出先前的第一选择信号SEL1。即，如果第一多使能信号BLKEN1为高，则即使第一预选择信号SEL1_N被改变，先前输出的第一选择信号SEL1的值也可以被保持，而无任何改变。

第一高电压输出单元HG1可以响应于第一选择信号SEL1而输出第一高电压HV1。如果第一高电压HV1被输出，则第一通过电路HVPASS1可以将全局线GL与第一局部线LL1彼此连接，并将施加给全局线GL的电压提供给第一局部线LL1。

与第一高电压发生电路HVGEN1类似，其它的第二高电压发生电路HVGEN2和第三高电压发生电路HVGEN3也可以分别包括第二解码器DEC2和第三解码器DEC3、第二选择信号输出单元SG2和第三选择信号输出单元SG3以及第二高电压输出单元HG2和第三高电压输出单元HG3。图5中未示出的其它高电压发生电路也可以与第一高电压发生电路HVGEN1相同地配置。

图6是图示根据本发明的实施例的选择信号输出单元的示图。例如，图6的选择信号输出单元可以是图5的第一选择信号输出单元SG1。由于图5的第一选择信号输出单元SG1至第三选择信号输出单元SG3彼此相同地配置，因此将对第一选择信号输出单元SG1进行描述作为示例。

参照图6，第一选择信号输出单元SG1可以被配置为SR触发器。例如，第一选择信号输出单元SG1可以包括第一NAND门NG1和第二NAND门NG2。在示出的示例中，假设第一NAND门NG1的输入端子是第一输入端子和第二输入端子，第一NAND门NG1的输出端子是第一输出端子，第二NAND门NG2的输入端子是第三输入端子和第四输入端子，且第二NAND门NG2的输出端子是第二输出端子。从第二NAND门NG2输出的信号SELEN可以被施加至第一NAND门NG1的第二输入端子，而从第一NAND门NG1输出的第一选择信号SEL1可以被施加至第二NAND门NG2的第三输入端子。如果第一预选择信号SEL1_N被施加至第一NAND门NG1的第一输入端子，则第一多使能信号BLKEN1可以被施加至第二NAND门NG2的第四输入端子。由于SR触发器的特性，在第一NAND门NG1输出为“1”的第一选择信号SEL1后，即使施加至第一NAND门NG1的第一输入端子的信号被改变，第一选择信号SEL1仍能够保持为“1”。

将参照图5和图6以及表1和表2来详细描述选择多个存储块的操作。

表1

参照表1，当数个存储块被选中时，第一块使能信号BLKEN1至第三块使能信号BLKEN3全部变为“1”。如果第一预选择信号SEL1_N响应于第一行地址RADD1而输出为“0”，则第一选择信号SEL1输出为“1”。如果第一选择信号SEL1输出为“1”，则第一高电压输出单元HG1响应于第一选择信号SEL1而输出第一高电压HV1，并且第一通过电路HVPASS1被激活，使得全局线GL与第一局部线LL1彼此连接。因此，连接至第一局部线LL1的第一存储块被选中。

在这种情况下，第二解码器DEC2可以响应于第二行地址RADD2而输出为“1”的第二预选择信号SEL2_N，而第二选择信号输出单元SG2可以输出为“0”的第二选择信号SEL2。如果第二选择信号SEL2为“0”，则响应于第二选择信号SEL2，第二高电压输出单元HG2不输出第二高电压HV2，并且第二通过电路HVPASS2未激活，从而全局线GL与第二局部线LL2彼此不连接。

第三解码器DEC3也可以响应于第三行地址RADD3而输出为“1”的第三预选择信号SEL3_N，而第三选择信号输出单元SG3可以输出为“0”的第三选择信号SEL3。如果第三选择信号SEL3为“0”，则响应于第三选择信号SEL3，第三高电压输出单元HG3不输出第三高电压HV3，并且第三通过电路HVPASS3未激活，从而全局线GL与第三局部线LL3彼此不连接。

在第一存储块被选中后，可以输入用于选择第二存储块的第一行地址RADD1至第三行地址RADD3作为给第一解码器DEC1至第三解码器DEC3的新输入。将参照下面的表2对此进行详细描述。

表2

参照表2，响应于新输入的第一行地址RADD1至第三行地址RADD3，第一预选择信号SEL1_N可以变为“1”，第二预选择信号SEL2_N可以变为“0”，而第三预选择信号可以变为“1”。即，第一预选择信号SEL1_N从“0”改变为“1”，第二预选择信号SEL2_N从“1”改变为“0”，而第三预选择信号SEL3_N保持为“1”。由于SR触发器的特性，尽管第一预选择信号SEL1_N从“0”改变为“1”，但从第一选择信号输出单元SG1输出的第一选择信号SEL1仍保持为“1”，即，第一选择信号SEL1保持其先前的值。因此，继续输出第一高电压HV1，从而第一存储块可以保持为选中的存储块。

如果第二预选择信号SEL2_N从“1”改变为“0”，则第二选择信号SEL2从“0”改变为“1”。如果第二选择信号SEL2为“1”，则第二高电压输出单元HG2响应于第二选择信号SEL2而输出第二高电压HV2。如果第二高电压HV2被输出，则第二通过电路HVPASS2被激活，使得全局线GL与第二局部线LL2彼此连接。因此，连接至第二局部线LL2的第二存储块可以被选中。

如果第三预选择信号SEL3_N保持为“1”，则第三选择信号输出单元SG3可以输出为“0”的第三选择信号SEL3。如果第三选择信号SEL3的输出为“0”，则响应于第三选择信号SEL3，第三高电压输出单元HG3不输出第三高电压HV3，并且第三通过电路HVPASS3未激活。因此，全局线GL与第三局部线LL3不变为彼此连接。

因此，如果第一高电压HV1和第二稿电压HV2二者都被生成，则第一存储块和第二存储块二者都可以被选中。

在上述实施例中，已描述了选择第一存储块和第二存储块的操作。然而，可以基于前述描述而选择三个或更多个存储块。

现在参照图7，根据本发明的实施例，描述一种擦除操作。例如，图7的擦除操作可以是在其中数个存储块被选中的擦除操作。该擦除操作可以通过图4中的行解码器122来执行。

参照图7，如果多个存储块被选中，则选中的存储块可以被同时擦除。例如，在所示实施例中，假设第一存储块至第六存储块彼此共享一个阱。还假设第一存储块、第二存储块和第五存储块是选中的待擦除存储块。为了同时擦除第一存储块、第二存储块和第五存储块中包括的存储单元，在将来自图2的电压发生电路121的擦除电压Vera施加至阱的同时，可以将连接至第一存储块、第二存储块和第五存储块的第一局部字线LWL1、第二局部字线LWL2和第五局部字线LWL5接地至0V，而可以将连接至其它的未选中的第三存储块、第四存储块和第六存储块的第三局部字线LWL3、第四局部字线LWL4和第六局部字线LWL6浮置。

现在参照图8，根据本发明的实施例，示出了一种擦除操作。例如，图8的擦除操作可以是在其中单个存储块被选中的擦除操作。该擦除操作可以通过图4中的行解码器122来执行。

参照图8，当单个存储块被选中时，所有的块使能信号(图5的BLKEN1至BLKEN3)为低，从而可以根据行地址选择一个存储块。将对第一存储块为选中的存储块SEL的情况进行描述作为示例。当其它的第二存储块和第五存储块为等待中的存储块WAIT时，在执行擦除操作时，等待中的第二存储块和第五存储块WAIT与未选中的存储块相同地操作。例如，当来自图2的电压发生电路121的擦除电压Vera可以被施加至阱时，将连接至选中的第一存储块SEL的第一局部字线LWL1接地至0V，而将分别连接至等待中的第二存储块和第五存储块WAIT以及其它未选中的第三存储块、第四存储块和第六存储块的第二局部字线LWL2至第六局部字线LWL6浮置。

如果完成了对第一存储块的单擦除操作，则选择等待中的第二存储块和第五存储块WAIT中的一个，使得执行单擦除操作。

如上所述，当要擦除多个存储块时，可以一起执行至少多擦除操作的一部分和单擦除操作的一部分，使得减少整体操作时间成为可能，且还可以提升擦除操作的可靠性。

现在参照图9，根据本发明的实施例，提供了多擦除操作的步骤。例如，可以在图2的储存器件1110中执行多擦除操作。因此，在根据本发明的实施例的多擦除操作中，根据擦除操作的循环频次执行多擦除操作或单擦除操作。

在多擦除区段510中，可以同时快速地减小待擦除存储块中包括的存储单元的阈值电压。在单擦除区段520中，可以缓慢地减小待擦除存储块的每个中包括的存储单元的阈值电压。为此，在多擦除区段510中，可以同时擦除多个存储块，而无需验证。在单擦除区段520中，可以逐一地擦除在多擦除区段510中选择的存储块并进行擦除验证。多擦除区段510和单擦除区段520将被具体描述如下。

如果启动了多擦除操作，则可以首先执行多擦除操作510，随后执行单擦除区段520。

如果启动了多擦除区段510，则将擦除循环频次I(其中I为正整数)设定为1(511)，以及选择待擦除的多个存储块(512)。所述多个存储块可以通过图4的行解码器122来选择，并且可以将选中存储块的字线接地至0V。可以浮置其余的未选中存储块的字线。可以将擦除电压Vera施加给由选中存储块共享的阱，使得可以同时擦除选中存储块(513)。即，在多擦除区段510中，可以仅将逐渐增加的擦除电压施加给阱，而无需任何验证操作。

随后，可以确定擦除循环频次I是否已经达到最大多循环频次MAXmulti(514)。在实施例中，可以在存储器件的测试擦除操作中设定最大多循环频次MAXmulti。例如，可以通过以下方法来设定最大多循环频次MAXmulti。在测试擦除操作中，擦除目标电平可以具有负电平，从而可以设定高于擦除目标电平的任意电平。随后，在施加擦除电压给阱的同时，对给阱施加逐渐增加的擦除电压的频次进行计数。可以将存储单元的阈值电压降低至设定的所述任何电平的频次设定为最大多循环频次MAXmulti。此外，根据存储器件的特性，可以通过各种方法来设定最大多循环频次MAXmulti。

如果擦除循环频次I小于最大多循环频次MAXmulti(否)，则可以将擦除循环频次I增加1以用于下一擦除循环操作，并且可以将擦除电压Vera增加第一阶跃电压(515)。以这种方式，可以重复多擦除循环(513至515)。

然后，如果擦除循环频次I达到最大多循环频次MAXmulti(514，是)，则可以执行单擦除区段520。

如果启动了单擦除区段520，则从多擦除区段510中的数个选中存储块之中选择一个存储块(521)。然后可以执行对选中存储块的擦除验证操作(522)。在擦除验证操作中，可以确定选中存储块中包括的存储单元的阈值电压是否被减小至擦除目标电平。如果选中存储块中包括的存储单元的阈值电压未被减小至擦除目标电平，则认为擦除验证操作失败。如果选中存储块中包括的存储单元的阈值电压被减小至擦除目标电平，则认为擦除验证操作通过。

如果擦除验证操作失败(522，失败)，则可以确定擦除循环频次I是否已达到最大单循环频次MAXsingle(523)。在实施例中，最大单循环频次MAXsingle可以是被设定用来防止无限执行单擦除区段520的频次。如果擦除循环频次I小于最大单循环频次MAXsingle(523，否)，则可以将擦除循环频次I增加1以用于下一擦除循环的目的，并且也可以增加擦除电压Vera(524)。随后，可以通过使用增加的擦除电压来擦除选中存储块(525)。可以将擦除电压增加多擦除区段510的第一阶跃电压，或者增加低于第一阶跃电压的第二阶跃电压。当使用第二阶跃电压时，可以减小存储单元的阈值电压的变化，并且有可能使存储单元的阈值电压分布的宽度变窄。

因此，可以重复单擦除循环(522至525)。如果擦除循环频次I在擦除验证操作(522)为通过(在步骤523中，是)之前达到最大单循环频次MAXsingle，则认为选中存储块是失败的存储块(526)。

如果在擦除循环频次I达到最大单循环频次MAXsingle之前擦除验证操作通过(522，通过)，则可以执行用于使存储单元的阈值电压分布变窄的软编程操作。

软编程操作的示例详细描述如下。可以将软编程循环频次S设定为1(527)，并且可以对选中存储块执行软编程操作(528)。可以通过采用增量阶跃脉冲编程(ISPE)方法来执行软编程操作，在增量阶跃脉冲编程中，可以逐渐增大软编程电压。随后，可以执行软编程验证操作(529)。由于可以执行软编程操作来使选中存储块中包括的存储单元的阈值电压分布变窄，因此可以将软编程验证操作中使用的软编程目标电平设定为低于0V的电平。

可以对选中存储块中包括的全部存储单元同时执行软编程操作。例如，在步骤529中，可以通过给连接至选中存储块的局部字线同时施加软编程电压而增加存储单元的阈值电压。

随后，可以对选中存储块执行软编程验证操作(529)。可以对所有存储单元同时执行软编程验证操作。例如，在将验证电压施加给连接至选中存储块的局部字线之后，可以经由位线来测量电压或电流。如果通过测量的电压或电流确定：与软编程目标电平相比，存储串中至少一个存储单元的阈值电压增加了，则认为软编程验证操作(529)通过。如果在步骤529中确定相比于软编程目标电平，没有存储单元具有增加的阈值电压，则软编程验证操作(529)失败。

如果软编程验证操作失败，则确定软编程循环频次S是否等于或大于最大软编程循环频次MAXsoc(530)。如果软编程循环频次S小于最大软编程循环频次MAXsoc(530，否)，则可以将软编程循环频次S增加1以用于下一软编程循环的目的，并且可以增加软编程电压(531)。随后，可以重复对选中存储块的软编程操作(528)。

以这种方式，可以重复软编程循环(528至531)。然后，如果在软编程验证操作(529)通过(在步骤530中，是)之前软编程循环频次S达到最大软编程循环频次MAXsoc，则可以将选中存储块处理为失败(526)。

如果在软编程循环频次S达到最大软编程循环频次MAXsoc之前软编程验证操作(529)通过，则确定选中存储块是否是待擦除存储块之中的最后的存储块(532)。

如果选中存储块不是待擦除存储块之中的最后的存储块(否)，则可以选择下一存储块(521)，并且可以重复上述的步骤521至532。

在步骤532中，如果确定选中存储块是待擦除存储块之中的最后的存储块(是)，则终止多擦除操作。

图10是图示根据本发明的另一实施例的多擦除操作的流程图。例如，可以在图2的储存器件1110中执行多擦除操作。

参照图10，可以根据擦除验证操作的结果来执行多擦除操作和单擦除操作。即，可以同时在超过一个存储块中执行擦除操作，而每次可以对单个存储块执行擦除验证操作。这将被详细描述如下。

如果启动多擦除区段，则可以将擦除循环频次J(J为正整数)设定为1(611)，且选择数个待擦除存储块(612)。多个存储块可以通过图4的行解码器122来选择，并且可以将选中存储块的字线接地至0V。可以将其它的未选中存储块的字线浮置。可以将擦除电压施加给由选中存储块共享的阱，使得可以同时擦除选中的存储块(613)。

在施加擦除电压给阱之后，可以执行擦除验证操作以确定是否已经完成对存储块的擦除操作(614)。每次可以对单个存储块执行擦除验证操作。例如，可以通过从经历擦除操作的多个存储块逐一地选择每一存储块来执行擦除验证操作。对每一单个存储块的擦除验证操作的结果可以任意储存在包含于储存器件1110中的寄存器中。例如，关于针对单个存储块的擦除验证操作的结果的信息可以包括擦除验证操作失败的存储块的地址。

随后，可以根据擦除验证操作结果来确定是否对全部数个存储块的擦除验证操作都已通过(615)。根据擦除验证操作失败的存储块的地址，可以确定是否对全部多个存储块的擦除验证操作都已通过。例如，如果在寄存器中未储存擦除验证操作失败的存储块的地址，则可以确定对全部选中存储块的擦除验证操作都已通过，从而终止多擦除操作。如果在寄存器中储存了擦除验证操作失败的存储块的地址，则可以确定对选中存储块中至少一个存储块的擦除验证操作已失败。

如果检测到擦除验证操作失败的存储块，则可以确定擦除循环频次J是否已达到最大擦除循环频次MAXerase(616)。如果擦除循环频次J等于或大于最大擦除循环频次MAXerase(616，是)，则可以将擦除操作处理为失败(619)，以便防止无限地重复擦除循环。如果擦除循环频次J小于最大擦除循环频次MAXerase(616，否)，则可以将擦除循环频次J增加1(617)以用于下一擦除循环的目的，并且可以选择擦除验证操作失败了的存储块(618)。以这种方式，可以同时擦除多擦除操作中选中的存储块，而可以以单个存储块为单位执行擦除验证操作。

参照图11，提供了根据本发明的实施例的存储系统。例如，图11的存储系统可以是图1的存储系统。存储系统3000可以包括用于储存数据的存储器件1100和用于控制储存器件1100的存储器控制器1200。并且，存储器控制器1200可以控制主机2000与存储器件1100之间的通信。存储器控制器1200可以包括缓冲存储器1210、中央处理单元(CPU)1220、静态随机存取存储器(SRAM)1230、主机接口1240、错误校正码(ECC)单元1250和存储器接口1260。

在存储器控制器1200可以控制存储器件1100的同时，缓冲存储器1210可以临时地储存数据。CPU 1220可以执行用于存储器控制器1200的数据交换的控制操作。SRAM1230可以用作CPU 1220的工作存储器。主机接口1240可以被提供有耦接至存储系统3000的主机2000的数据交换协议。ECC单元1250可以检测并校正从存储器件1100读出的数据中所包括的错误。存储器接口1260可以与存储器件1100交互。尽管在图11中未示出，但存储系统3000还可以包括只读存储器(ROM)(未示出)以用于储存用于与主机2000交互的编码数据。

可使用存储系统3000的主机2000可以包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字照相机、数字录音机、数字音频播放器、数字录像机、数字图像播放器、能够在无线环境中发送/接收信息的设备和/或构成家庭网络的各种电子设备之一等等。

图12是图示根据本发明的实施例的包括存储系统的计算系统的示图。例如，图12的计算系统可以包括图1的存储系统。

参照图12，计算系统4000可以包括电耦接至总线的存储器件1110、存储器控制器1200、微处理器4100、用户接口4200和调制解调器4400。当计算系统4000是移动设备时，可以在计算系统4000中额外地提供用于供应计算系统4000的操作电压的电池4300。尽管在该图中未示出，但计算系统4000还可以包括应用芯片组、相机图像处理器(CIS)和移动动态随机存取存储器(DRAM)等。存储器控制器1200和存储器件1110可以构成固态驱动器/固态盘(SSD)。

计算系统4000可以以各种形式来封装。例如，计算系统4000可以以诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理层叠封装(WSP)等的方式来封装。

根据本发明，当执行擦除操作时，可以同时擦除多个存储块，由此提升了擦除操作速度。因此，可以提高储存器件和包括该储存器件的存储器件的速度性能。

本文已公开了示例性实施例，尽管采用了特定术语，但其仅以一般和描述性意义来使用和解释，而非用于限制本发明的目的。此外，除非另外特别说明，否则关于特定实施例所描述的特征、特性和/或元件可以单独使用或者可以结合关于其它实施例所描述的特征、特性和/或元件来使用。因此，本领域技术人员将理解，在不背离如所附权利要求中所阐述的本发明的精神和范围的情况下，可以作出形式和细节上的各种改变。