半导体器件的利记博彩app

本申请要求2015年11月9日提交给韩国知识产权局的申请号为10-2015-0157004的韩国申请的优先权，通过引用其整体合并于此。

技术领域

各个实施例总体而言涉及一种半导体器件，且更具体而言，涉及一种包括错误校正码电路的半导体器件。

背景技术：

随着被施加至存储单元的电压降低和单元尺寸减小，容软错误(soft error tolerance)的恶化一直是个问题。在使用用于校正数据错误的错误校正码(在下文被称为ECC)电路的半导体集成器件中，已经提出了将奇偶校验位添加至标准数据并且校正故障位的电路技术。

即，在制造半导体存储器件之后，执行测试以选择故障的存储单元。用于改善半导体存储器件的成品率的方法之一是向半导体存储器件提供ECC功能。

这种ECC电路是执行实时检测和校正数据故障的功能的电路，且在传送DQ数据时，另外的奇偶校验位被施加到DQ数据。因此，半导体存储器件检查DQ数据和添加的奇偶校验位是否根据规定的规则来传送，并且检测数据错误。

然而，裸片上的ECC电路能校正1位的故障，但是只能检测关于2位故障的错误。即，由于发生了1位故障的地址之后会进一步恶化，因此可能会产生另外的故障单元。在这种情况下，可能会发生数据错误，导致在修复操作中要用冗余单元替换的单元的数量增加。

技术实现要素：

在一个实施例中，一种半导体器件包括存储体，存储体包括用于储存数据的存储区以及用于储存奇偶校验数据的错误校正码区。该半导体器件还可以包括错误校正码计算电路，错误校正码计算电路对应于数据和奇偶校验数据来校正故障单元的错误，并且输出在产生故障数据时被激活的标记信号以及在存储体中被激活的地址。该半导体器件还可以包括地址锁存电路，地址锁存电路储存从错误校正码计算电路施加的地址并根据标 记信号输出故障地址。该半导体器件还包括故障防止电路，故障防止电路对应于标记信号和故障地址来执行用于修复故障数据的操作。

在一个实施例中，一种半导体器件可以包括多个存储体，所述多个存储体包括存储区和错误校正码(ECC)区。该半导体器件还可以包括错误校正码计算电路，错误校正码计算电路电耦接到所述多个存储体且被配置成接收来自存储区的数据和来自ECC区的奇偶校验数据，并在正常激活模式中执行ECC操作。该半导体器件还可以包括地址锁存电路，地址锁存电路被配置成储存来自错误校正码计算电路的激活的行地址并且输出故障地址。该半导体器件还可以包括故障防止电路，故障防止电路被配置成接收故障地址并且根据故障地址和标记信号来执行修复故障数据的操作。

其中，故障防止电路将行地址中的一个输出到多个存储体。

其中，根据故障地址将行地址中的一个输出到多个存储体。

其中，故障防止电路被配置成控制刷新操作的次数。

其中，故障防止电路被配置成将故障地址顺序储存在预定数量的线中。

其中，故障防止电路输出刷新地址以顺序地刷新整个存储单元阵列。

其中，故障防止电路被配置成根据第一刷新地址或第二刷新地址来输出行地址中的一个。

其中，第二刷新地址在行激活信号处于第一逻辑电平时被选中，以及第一刷新地址在行激活信号处于第二逻辑电平时被选中。

其中，ECC计算电路读取存储区的数据和ECC区的奇偶校验数据并且执行错误校正操作。

其中，ECC计算电路将错误校正的数据输出到输入/输出电路。

其中，ECC计算电路检测何时产生故障数据。

其中，地址锁存电路在标记信号被激活时将故障地址输出到故障防止电路。

其中，ECC计算电路被配置成在发生1位故障时，对应于数据和奇偶校验数据来校正错误。

其中，在多个存储体中的一个或更多个中发生故障时，地址锁存电路将故障地址输 出到故障防止电路。

附图说明

图1是图示根据本发明的一个实施例的半导体器件的配置图。

图2是图示与图1的故障防止电路有关的一个实施例的示图。

图3是图示本发明的一个实施例的包括根据半导体器件的系统的配置图。

具存储体实施方式

在下文，以下将参照附图通过实施例的各种例子来描述半导体器件。各个实施例针对在发生1位故障时，通过使用错误校正码电路来修复对应单元，并且针对通过在很大程度上防止在对应单元中发生错误来在很大程度上防止发生高级故障。根据本发明，当发生1位故障时，使用错误校正码(ECC)电路来修复对应单元，且在很大程度上防止在对应单元中发生错误，由此在很大程度上防止发生高级故障。

参见图1，描述图示根据本发明的一个实施例的半导体器件的配置图。半导体器件的内部组件可以被配置成电路等。

本发明的一个实施例包括多个存储体BK0至BK3、错误校正码(下文被称为ECC)计算电路300、输入/输出单元400、地址锁存单元500以及故障防止电路600。

半导体器件被分为多个存储体BK0至BK3且被驱动。所述多个存储体BK0至BK3中的每个包括存储区100和ECC区200。

存储区100包括多个存储单元，且在其中执行数据读取/写入。ECC区200储存用于校正错误的奇偶校验数据。

存储区100被分为包括多个单位存储单元的多组正常区块。这些正常区块沿行方向和列方向多数地布置，以形成多个区块行和多个区块列。

布置在存储区100的外围部分的最外面的区域可以用作用于储存奇偶校验位的ECC区200。这种ECC区200可以被分配给虚设区。

ECC计算单元300经由数据线和奇偶校验线电耦接到多个存储体BK0至BK3。ECC计算单元300经由数据线从存储区100接收特定单元的数据DATA，并且经由奇偶校验线从ECC区200接收特定单元的奇偶校验数据PT。ECC计算单元300可以应用于半导体器件的裸片中所设置的裸片上ECC电路。

如上所述，用于输入/输出正常数据DATA的数据线和用于输入/输出奇偶校验数据PT的奇偶校验线彼此分离。在这种情况下，在写入操作或读取操作中，可以经由与奇偶校验线分离的数据线来输入/输出数据。

在正常激活模式中，ECC计算单元300对应于读取命令或写入命令来执行ECC操作。当发生1位故障时，这种ECC计算单元300对应于数据DATA和奇偶校验数据PT来校正错误。

在存储体BK0至BK3的读取操作中，ECC计算单元300读取存储区100的所有数据DATA和ECC区200的奇偶校验数据PT，并且执行错误校正操作。此外，在存储体BK0至BK3的写入操作中，ECC计算单元300将数据储存在存储区100中并且将奇偶校验数据储存在ECC区200中。

ECC计算单元300对应于经由数据线和奇偶校验线从多个存储体BK0至BK3施加的数据DATA和奇偶校验数据PT来计算ECC；并且将错误校正的数据CDATA输出至输入/输出单元400。然后，输入/输出单元400将错误校正的数据CDATA输出至外部源或外部设备。

此外，ECC计算单元300将在产生故障数据时被激活的标记信号FLAG输出到地址锁存单元500和故障防止电路600。为此，ECC计算单元300包括标记发生部310，标记发生部310用于检测故障数据的产生并且激活标记信号FLAG。ECC计算单元300将根据各个存储体BK0至BK3被激活的行地址ADD输出到地址锁存单元500。

地址锁存单元500储存从ECC计算单元300施加的被激活的行地址ADD。当标记信号FLAG被激活时，地址锁存单元500将储存的故障地址输出到故障防止电路600。

地址锁存单元500同步于激活命令来将激活的行地址ADD顺序地储存在锁存器中。地址锁存单元500锁存并储存行地址ADD直到预充电操作被执行为止。

当在特定的存储体中发生故障且来自ECC计算单元300的标记信号FLAG被激活时，地址锁存单元500将与故障数据相对应的故障地址FADD输出到故障防止电路600。

地址锁存单元500可以逐个地设置在每个存储体BK中。例如，当存储体BK0至BK3的数量为4时，可以设置四个地址锁存单元500。

在ECC计算单元300执行ECC计算时，地址锁存单元500锁存激活的行地址ADD并且将锁存的行地址ADD输出到故障防止电路600。此时，地址锁存单元500将在激活标记信号FLAG时被锁存的故障地址FADD输出到故障防止电路600。

地址锁存单元500可以锁存行地址信息，直到行地址被施加给存储体BK0至BK3的行线且列地址被施加给列线为止。在施加行地址且施加列地址以便选择存储体BK0至BK3的存储单元以前，需要预定时间。

因此，当在施加行地址且施加列地址以前，从ECC计算单元300施加的行地址ADD未储存时，关于故障地址的信息可能会丢失。就这点而言，在本发明的一个实施例中，经由地址锁存单元500从ECC计算单元300施加的行地址ADD被储存预定时间。

此外，故障防止电路600对应于标记信号FLAG和故障地址FADD来执行用于修复故障数据的操作。ECC计算单元300可以校正已经发生了1位故障的地址。然而，当在发生1位故障之后再次发生另外的1位故障时，不可以校正故障单元。

就这点而言，在本发明的一个实施例中，当发生1位故障时，ECC计算单元300校正错误，且故障防止电路600修复故障单元，使得在很大程度上防止在对应单元中发生另外的故障。当在存储体BK0至BK3中发生错误时，故障防止电路600在很大程度上防止在故障数据的对应地址中发生错误。

用于在很大程度上防止在故障地址中发生错误的电路可以不同。在本发明的一个实施例中，已经发生了故障的地址被视为对应于弱单元(weak cell)，且对故障单元执行另外的刷新操作，使得在很大程度上防止在对应地址中发生错误。

这种故障防止电路600将行地址RADD输出到存储体BK0至BK3以刷新故障单元，由此修复故障数据。

此外，在激活标记信号FLAG时，故障防止电路600对应于故障地址FADD来将用于刷新故障单元的行地址RADD输出到存储体BK0至BK3。

此外，故障防止电路600还可以基于多个存储单元之中的至少一个弱单元的地址(所述弱单元具有比正常单元的数据保持时间短的数据保持时间)来调节刷新的次数。故障防止电路600可以以由标准定义的刷新周期来控制对弱单元执行至少两次刷新操作。

在测试模式中，故障防止电路600执行刷新操作并储存关于具有弱地址特性的单元的地址信息。此外，当故障地址FADD对应于弱单元时，故障防止电路600可以控制刷新操作的次数增加。

诸如动态随机存取存储器(DRAM)的易失性存储器件执行刷新操作以便在很大程度上保持储存的数据。当易失性存储器件的存储单元具有比由标准定义的刷新周期短的数据保持时间时，包括存储单元的行线应当被冗余单元的行线替换。

随着存储单元的尺寸减小，具有比刷新周期短的数据保持时间的存储单元的数量增加，导致冗余单元的数量增加。

因此，有必要根据各个存储单元的数据保持特性来适应性地执行刷新操作，同时在很大程度上保持根据半导体器件标准的刷新时间间隔。在根据各个存储单元的数据保持特性而适应性地执行刷新操作的情况下，可以减少应当用冗余单元的行线替换的存储单元的行线的数量。

在本发明的一个实施例中，已经描述了故障防止电路600通过执行针对故障地址FADD的另外的刷新操作来修复故障单元的示例。然而，本发明不限于此。故障防止电路600还可以经由软故障方法来修复故障单元。

在软故障方法中，当在特定行地址中发生了故障时，可以执行用冗余字线替换它的操作。因此，可以使用字线复制方法，在字线复制方法中，故障防止电路600将储存在单元中的数据储存在冗余字线中。

以下方法是可能的，所述方法中，故障字线经由感测放大器被使能来锁存数据，然后冗余字线经由感测放大器被使能来允许基本上相同的数据被写入在冗余字线中。

参见图2，描述图1的故障防止电路600的详细配置图。

故障防止电路600包括故障地址储存单元610、刷新地址计数器640以及选择单元650。故障地址储存单元610包括故障地址表620和刷新地址发生部630。

在激活标记信号FLAG时，故障地址储存单元610将从地址锁存单元500施加的故障地址FADD储存在故障地址表620中。故障地址FADD可以被顺序地储存在故障地址表620的预定数量的线中。故障地址表620可以包括锁存单元。

故障地址表620可以包括指示每个线的地址的表地址字段以及其中储存有需要刷新操作的故障地址FADD的刷新地址字段。

在刷新地址字段中，与故障地址FADD相对应的刷新地址可以被储存作为位信息。储存在故障地址表620中的刷新地址R_ADD可以由刷新地址发生部630顺序地输出。

例如，在激活标记信号FLAG时，刷新地址发生部630可以通过计数器的操作来顺序地输出储存在故障地址表620中的故障地址FADD作为刷新地址R_ADD。刷新地址发生部630输出已储存在故障地址表620的每个线中的故障地址FADD作为用于执行刷新操作的刷新地址R_ADD。

在本发明的一个实施例中，已描述了故障地址表620包括锁存单元的示例。然而，本发明不限于此。故障地址表620可以用一次可编程存储器(诸如激光可编程熔丝存储器、反熔丝存储器和电可编程熔丝存储器)来实现，或者可以用非易失性存储器(诸如MRAM(磁性随机存取存储器)、RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)以及闪存)来实现。

在正常操作的情况下，对应于刷新地址计数器640来执行刷新操作。刷新地址计数器640对刷新信号REF进行计数并输出用于顺序地刷新整个存储单元阵列的刷新地址REF_ADD。

刷新信号REF可以响应于从主机装置周期地施加的刷新命令而产生。在半导体器件的正常存取模式中，刷新信号REF可以是由来自存储器控制器的命令所施加的自动刷新信号。此外，刷新信号REF也可以由半导体器件中所包括的内置计时器来产生。

选择单元650对应于行激活信号RACT来选择从故障地址储存单元610施加的刷新地址R_ADD和从刷新地址计数器640施加的刷新地址REF_ADD中的任意一个，并输出行地址RADD。

例如，当行激活信号RACT处在第一逻辑电平(例如，逻辑高电平)时，选择单元650选择从刷新地址计数器640施加的刷新地址REF_ADD。然而，行激活信号RACT处在第二逻辑电平(例如，逻辑低电平)，选择单元650选择从故障地址储存单元610施加的刷新地址R_ADD。

选择单元650可以包括多路复用器和传输门等以用于对应于行激活信号RACT而选择刷新地址R_ADD和刷新地址REF_ADD中的任意一个。

根据本发明的一个实施例的半导体器件可以是动态随机存取存储器(DRAM)，诸如，DDR SDRAM(双数据速率同步动态随机存取存储器)、LPDDR(低功率双数据速率)SDRAM、GDDR(图像双数据速率)SDRAM、RDRAM(rambus动态随机存取存储器)，或者可以是需要刷新操作的任意易失性存储器件。

尽管以上已经描述了各种实施例，但是本领域技术人员将会理解，描述的实施例仅仅作为实例。因此，本文描述的半导体器件不应基于描述的实施例来限制。

上面讨论的半导体器件(见图1、图2)在存储器件、处理器和计算机系统的设计中尤其有用。例如，参见图3，采用根据各个实施例的半导体器件的系统的框图被图示且由参考标记1000来表示。系统1000可以包括一个或更多个处理器(即，处理器)或例如但不限于中央处理单元(“CPU”)1100。处理器(即，CPU)1100可以单独地使用 或与其他处理器(即，CPU)组合使用。尽管处理器(即，CPU)1100将主要是单数形式被提及，但是本领域技术人员将会理解，可以实施具有任意数量的物理处理器或逻辑处理器(即，CPU)的系统1000。

芯片组1150可以可操作地耦接到处理器(即，CPU)1100。芯片组1150是处理器(即，CPU)1100与系统1000的其它组件之间的信号的通信路径。系统1000的其它组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动控制器1300。根据系统1000的配置，可以经由芯片组1150来传送若干不同信号中的任意一个。本领域技术人员将会理解，可以容易地调整贯穿系统1000的信号的路径，而不改变系统1000的根本性质。

如上所述，存储器控制器1200可以可操作地耦接到芯片组1150。存储器控制器1200可以包括如上参照图1、图2描述的至少一个半导体器件。因此，存储器控制器1200可以经由芯片组1150而接收从处理器(即，CPU)1100提供的请求。在可替代的实施例中，存储器控制器1200可以被集成到芯片组1150内。存储器控制器1200可以可操作地耦接到一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括如上关于图1、图2讨论的至少一个半导体器件，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任意一种，包括但不限于，单列直插存储模块(“SIMM”)和双列直插存储模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据二者而有助于外部数据储存器件的安全移除。

芯片组1150还可以电耦接到I/O总线1250。I/O总线1250可以用作从芯片组1150到I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括，例如但不限于，鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用若干通信协议中的任意一种来与I/O设备1410、1420和1430通信。在一个实施例中，I/O总线1250可以被集成到芯片组1150内。

盘驱动控制器1300可以可操作地耦接到芯片组1150。盘驱动控制器1300可以用作芯片组1150与一个内部盘驱动器1450或多于一个的内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者而有助于外部数据储存器件的断开。盘驱动控制器1300和内部盘驱动器1450可以几乎使用任何类型的通信协议(包括例如但不限于上面关于I/O总线1250提及的所有通信协议)来彼此通信或与芯片组1150通信。

要重点注意的是，上面关于图3描述的系统1000仅仅是采用上面关于图1、图2 讨论的半导体器件的系统1000的一个示例。在可替换的实施例中，诸如例如但不限于蜂窝电话或数码相机，部件可以与图3中所示的实施例不同。

本领域技术人员将理解，在不脱离本发明的精神和实质特征的情况下，可以采用除了本文所阐述的方式之外的其它具体方式来实现该实施例。因而上述实施例在所有方面被解释为说明性地而非限制性地。范围应当由所附权利要求及其合法等同物来确定，而非由上面的描述来确定。此外，落入所附权利要求的含义和等价范围之内的所有改变意在被包含在此。另外，对于本领域技术人员而言明显的是，在所附权利要求中彼此并未明确引用的权利要求可以组合出现，作为本发明的实施例，或者通过在提交本申请之后的后续修改而被包括作为新的权利要求。

尽管已经描述了与本发明相一致的若干说明性实施例，但是应当理解的是，本领域技术人员能够设计将落入本发明的原理的精神和范围之内的许多其它修改和实施例。具体地，落入本发明、附图和所附权利要求的范围之内的组件部分和/或布置的许多变化和变型是可能的。除了组件部分和/或布置的变化和变型之外，可替代用途对本领域技术人员来说也将是明显的。

附图中的每个元件的符号

BK0至BK3：多个存储体

300：错误校正码(ECC)计算单元

400：输入/输出单元

500：地址锁存单元

600：故障防止电路