开合；所述第四压控开关134的控制端 控制第四压控开关134的开合；
[0030]所述状态转换电路14包括电阻Rsetl44、第五压控开关142、电阻Rresetl43、第六 压控开关141，所述第五压控开关142的控制端接RS锁存器135的Q端，所述第六压控开关 141的控制端接RS锁存器135的0端，所述电阻Rsetl44与第五压控开关142并联，所述 电阻Rresetl43与第六压控开关141并联，后串联。
[0031 ] 上述RS锁存器135包括第一或非门、第二或非门以及非门INV，所述第一或非门的 一个输入端为S端，所述第一或非门的另一个输入端接第二或非门的输出端，所述第二或 非门的一个输入端为R端，所述第二或非门的另一个输入端为接第一或非门的输出端，所 述第二或非门的输出端接非门的输入端。
[0032] 上述状态检测电路12中的延迟电路采用Hspice仿真器库中的延迟器件，状态判 断控制电路13中第一、第二、第三、第四压控开采用hspice仿真器库中的G器件实现；所述 RS锁存器135采用hspice仿真器库中的G器件实现；状态转换电路14中第五、第六压控 开关采用hspice仿真器库中的G器件实现。
[0033] 本实用新型所具有的优点：
[0034] 1、本实用新型能够较为真实的拟合可变电阻的电气特性，反映可变电阻的在不同 工作条件下的记忆或存储信息的特性。
[0035] 2、如表1所示，本实用新型模型电路中分立元器件的个数较少，除了电阻外，其他 器件均可用Hspice仿真器库中自带的宏单元容易实现；由于宏单元为器件数学行为的描 述，相关参数很少，这样Hspice仿真器的计算量减少，代码执行效率提高；特别对大容量的 存储器设计进行仿真验证时，仿真器需要计算的参数相对较少，需要仿真时间也会缩短；当 对多个工艺、温度情况的工作条件进行仿真验证时，可缩短验证时间，提高验证效率，从而 缩短芯片的研发周期，降低芯片研发成本；同时，产生的仿真结果文件较小，占用更少的磁 盘空间（一般分配给项目的磁盘空间有限）。
[0036] 表1为传统方案和本实用新型模型中器件个数对比
[0037]
【主权项】
1. 一种RRAM存储单元中可变电阻仿真建模电路，其特征在于：包括状态检测电路 (12)、状态判断控制电路（13)和状态转换电路（14)， 所述状态检测电路（12)用于将可变电阻两端的净电压脉冲VR进行延迟处理得到电压 信号VR_DL; 所述状态判断控制电路（13)用于将电压信号VR_DL与状态翻转阈值电压（Vset，Vreset)进行比较，确定可变电阻的翻转状态； 所述状态转换电路（14)用于根据确定的可变电阻的翻转状态确定可变电阻的等效阻 值。
2. 根据权利要求1所述的RRAM存储单元中可变电阻仿真建模电路，其特征在于：所述 状态检测电路（12)包括延迟电路； 所述状态判断控制电路（13)包括第一压控开关（131)、第二压控开关（132)、第三压控 开关（133)、第四压控开关（134)以及RS锁存器（135)，所述第一压控开关（131)、第二压控 开关（132)、第三压控开关（133)和第四压控开关（134)的控制端均与延迟电路的输出端连 接， 所述第一压控开关（131)和第二压控开关（132)的一端均与RS锁存器（135)的S端 连接；所述第一压控开关（131)的另一端接电源，所述第二压控开关（132)的另一端接地； 所述第一压控开关（131)的控制端控制第一压控开关（131)的开合；所述第二压控开关 (132)的控制端控制第二压控开关（132)的开合； 所述第三压控开关（133)和第四压控开关（134)的一端均与RS锁存器（135)的R端 连接；所述第三压控开关（133)的另一端接电源，所述第二压控开关（134)的另一端接地； 所述第三压控开关（133)的控制端控制第三压控开关（133)的开合；所述第四压控开关 (134)的控制端控制第四压控开关（134)的开合； 所述状态转换电路（14)包括电阻Rset(144)、第五压控开关（142)、电阻Rreset(143)、 第六压控开关（141)，所述第五压控开关（142)的控制端接RS锁存器（135)的Q端，所述第 六压控开关（141)的控制端接RS锁存器（135)的0端，所述电阻Rset(144)与第五压控 开关（142)并联，所述电阻Rreset(143)与第六压控开关（141)并联，后串联。
3. 根据权利要求2所述的RRAM存储单元中可变电阻仿真建模电路，其特征在于： 所述RS锁存器（135)包括第一或非门、第二或非门以及非门INV，所述第一或非门的一 个输入端为S端，所述第一或非门的另一个输入端接第二或非门的输出端，所述第二或非 门的一个输入端为R端，所述第二或非门的另一个输入端为接第一或非门的输出端，所述 第二或非门的输出端接非门的输入端。
4. 根据权利要求3之任一所述的RRAM存储单元中可变电阻仿真建模电路，其特征在 于： 所述状态检测电路（12)中的延迟电路采用Hspice仿真器库中的延迟器件，状态判断 控制电路（13)中第一、第二、第三、第四压控开采用hspice仿真器库中的G器件实现；所述 RS锁存器（135)采用hspice仿真器库中的G器件实现；状态转换电路（14)中第五、第六 压控开关采用hspice仿真器库中的G器件实现。
【专利摘要】本实用新型涉及一种RRAM存储单元中可变电阻仿真建模电路，包括状态检测电路、状态判断控制电路和状态转换电路，状态检测电路用于将可变电阻两端的净电压脉冲VR进行延迟处理得到电压信号VR_DL；状态判断控制电路用于将电压信号VR_DL与状态翻转阈值电压(Vset，Vreset)进行比较，确定可变电阻的翻转状态；状态转换电路用于根据确定的可变电阻的翻转状态确定可变电阻的等效阻值。本实用新型解决了现有的仿真建模方法存在仿真时间长、产生仿真文件大的技术问题，本实用新型能够较为真实的拟合可变电阻的电气特性，反映可变电阻的在不同工作条件下的记忆或存储信息的特性。
【IPC分类】G06F17-50
【公开号】CN204480250
【申请号】CN201520065821
【发明人】谢永宜
【申请人】西安华芯半导体有限公司
【公开日】2015年7月15日
【申请日】2015年1月30日