一种新型逻辑保护射极耦合式行地址寄存系统的利记博彩app
【技术领域】
[0001]本实用新型涉及一种寄存器电路，具体是指一种新型逻辑保护射极耦合式行地址寄存系统。
【背景技术】
[0002]寄存器是CPU里不可缺少的存储单元，其容量的大小和运行速度直接决定了 CPU的性能。目前，较为先进的是行地址寄存器和列地址寄存器，而无论是何种寄存器，其都需要通过电路来作为驱动。但是，目前人们所使用的行地址寄存器因其电路结构较为复杂而使得其能耗较高，运算速度较慢，不能很好的满足人们的低能耗、高运算效率的需求。
【实用新型内容】
[0003]本实用新型的目的在于克服目前行地址寄存器所存在的能耗较高、运算速度较低的缺陷，提供一种新型逻辑保护射极耦合式行地址寄存系统。
[0004]本实用新型的目的通过下述技术方案实现:一种新型逻辑保护射极耦合式行地址寄存系统，主要由直流转换芯片U，与直流转换芯片U的PlO管脚相连接的行地址寄存器阵列，以及与直流转换芯片U的Cl管脚和C2管脚相连接的触发电路组成；所述触发电路由射极耦合式非对称电路，以及与其输出端相连接的无源π型滤波电路组成。同时，在直流转换芯片U的C2管脚与C3管脚之间还串接有光束激发式逻辑放大电路及逻辑保护射极耦合式放大电路。
[0005]所述光束激发式逻辑放大电路主要由功率放大器Ρ1，与非门IC1，与非门IC2，与非门IC3，负极与功率放大器Pl的同相端相连接、正极经光二极管Dl后接地的极性电容C6，一端与极性电容C6的正极相连接、另一端经二极管D2后接地的电阻R13，正极与电阻R13和二极管D2的连接点相连接、负极接地的极性电容C8，一端与与非门ICl的负极输入端相连接、另一端与功率放大器Pl的同相端相连接的电阻R9，串接在功率放大器Pl的反相端与输出端之间的电阻R10，一端与与非门ICl的输出端相连接、另一端与与非门IC3的负极输入端相连接的电阻Rll，正极与与非门IC2的输出端相连接、负极与与非门IC3的负极输入端相连接的电容C7，以及一端与极性电容C8的正极相连接、另一端与与非门IC2的负极输入端相连接的电阻R12组成；所述与非门ICl的正极输入端与功率放大器Pl的反相端相连接，其输出端与与非门IC2的正极输入端相连接，与非门IC3的正极输入端与功率放大器Pl的输出端相连接；功率放大器Pl的同相端则与直流转换芯片U的C2管脚相连接，与非门IC3的输出端则与逻辑保护射极耦合式放大电路相连接。
[0006]所述逻辑保护射极耦合式放大电路由三极管Q4，三极管Q5，功率放大器Ρ2，功率放大器Ρ3，串接在功率放大器Ρ2的反相端与输出端之间的电阻R16，串接在功率放大器Ρ3的同相端与输出端之间的极性电容Cl I，串接在功率放大器Ρ2的同相端与三极管Q4的集电极之间的电阻R15，串接在三极管Q4的集电极与三极管Q5的基极之间的电阻R17，与电阻R17相并联的电容C10，负极与功率放大器Ρ2的同相端相连接、正极经电阻R18后与三极管Q4的发射极相连接的极性电容C9，串接在三极管Q5的基极与极性电容C9的正极之间的电阻R19，正极与三极管Q5的发射极相连接、负极顺次经稳压二极管D3和电阻R20后与功率放大器P2的输出端相连接的电容C12，P极与功率放大器P3的输出端相连接、N极经电阻R22和电阻R21后与稳压二极管D3与电阻R20的连接点相连接的二极管D4，以及P极与电容C12的负极相连接、N极与二极管D4与电阻R22的连接点相连接的稳压二极管D5组成；所述三极管Q4的基极与极性电容C9的正极相连接，其发射极与三极管Q5的发射极相连接，其集电极与功率放大器P2的反相端相连接；三极管Q5的集电极与功率放大器P3的反相端相连接，功率放大器P3的同相端与功率放大器P2的输出端相连接；所述极性电容C9的正极与与非门IC3的输出端相连接，而电阻R22与电阻R21的连接点则与直流转换芯片U的C3管脚相连接。
[0007]所述射极耦合式非对称电路由三极管Ql，三极管Q2，三极管Q3，串接在三极管Q2的发射极与三极管Q3的基极之间的一级滤波电路，串接在三极管Q3的集电极与二极管Q2的集电极之间的电阻R7，串接在三极管Ql的集电极与三极管Q2的集电极之间的电阻R3，串接在三极管Ql的发射极与无源π型滤波电路之间的二级滤波电路，串接在三极管Ql的基极与无源π型滤波电路之间的三级滤波器，以及串接在三极管Ql的基极与无源π型滤波电路之间的电阻R2和串接在三极管Q3的基极与无源型滤波电路之间的电阻R6组成；所述三极管Q2的基极与三极管Ql的集电极相连接，其集电极与无源π型滤波电路相连接，所述三极管Q2的发射极与三极管Q3的发射极均接地。
[0008]所述无源型滤波电路由电容Cl、电容C2，以及串接在电容Cl的正极与电容C2的正极之间的电阻R8组成；所述三极管Q2的集电极则与电容C2的正极相连接；电容Cl的正极和负极则形成输出端。
[0009]为确保使用效果，所述的电容Cl、电容C2均为贴片电容，而所述行地址寄存器阵列则由6个行地址寄存器组成，且这6个行地址寄存器均经过开关S与直流转换芯片U的PlO管脚相连接。
[0010]所述直流转换芯片U为ZXLD1320降压型芯片。
[0011]本实用新型与现有技术相比，具有如下优点和有益效果:
[0012](I)本实用新型的整体结构非常简单，在采用射极耦合式非对称电路作为触发电路后，能最大程度的降低行地址寄存器的能耗，能有效防止电流脉冲对寄存器的击穿。
[0013](2)本实用新型采用直流转换芯片来作为降压芯片，在结合射极耦合式非对称电路后，能使得行地址寄存器的存取速度较传统提供20%以上。
【附图说明】
[0014]图1为本实用新型的整体结构示意图。
[0015]图2为本实用新型的逻辑保护射极耦合式放大电路结构示意图。
【具体实施方式】
[0016]下面结合实施例及附图，对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。
[0017]如图1所示，本实用新型主要由直流转换芯片U，与直流转换芯片U的PlO管脚相连接的行地址寄存器阵列，与直流转换芯片U的Cl管脚和C2管脚相连接的触发电路，以及串接在直流转换芯片U的C2管脚与C3管脚之间的光束激发式逻辑放大电路和逻辑保护射极耦合式放大电路组成。
[0018]在本申请中，该直流转换芯片U优先采用ZXLD1320降压型芯片来实现。该ZXLD1320降压型芯片为ZETEX公司设计的专用恒定电流转换电路，其输入电源电压VCC为4?18V直流电压，其输出电流为1.5A。
[0019]连接时，如图1所示，该光束激发式逻辑放大电路主要由功率放大器P1，与非门ICl，与非门IC2，与非门IC3，负极与功率放大器Pl的同相端相连接、正极经光二极管Dl后接地的极性电容C6，一端与极性电容C6的正极相连接、另一端经二极管D2后接地的电阻R13，正极与电阻R13和二极管D2的连接点相连接、负极接地的极性电容C8，一端与与非门ICl的负极输入端相连接、另一端与功率放大器Pl的同相端相连接的电阻R9，串接在功率放大器Pl的反相端与输出端之间的电阻R10，一端与与非门ICl的输出端相连接、另一端与与非门IC3的负极输入端相连接的电阻Rll，正极与与非门IC2的输出端相连接、负极与与非门IC3的负极输入端相连接的电容C7，以及一端与极性电容C8的正极相连接、另一端与与非门IC2的负极输入端相连接的电阻R12组成。
[0020]所述与非门ICl的正极输入端与功率放大器Pl的反相端相连接，其输出端与与非门IC2的正极输入端相连接，与非门IC3的正极输入端与功率放大器Pl的输出端相连接；功率放大器Pl的同相端则与直流转换芯片U的C2管脚相连接，与非门IC3的输出端则与逻辑保护射极耦合式放大电路相连接。
[0021]为确保使用效果，该触发电路优先由射极耦合式非对称电路，以及与其输出端相连接的无源π型滤波电路来实现。其中，射极耦合式非对称电路由三极管Q1，三极管Q2，三极管Q3，电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8及电容C3、电容C4和电容C5组成。
[0022]无源Ji型滤波电路为由电容Cl、电容C2，以及串接在电容Cl的正极与电容C2的正极之间的电阻R8所组成的低通滤波电路。根据实际需求，该无源型滤波电路也可以为高通滤波电路。连接时，电容Cl的负极与电容C2的负极相连接，以确保电阻R8、电容Cl和电容C2