具静电防护的指纹感测器的制造方法
【技术领域】
[0001]本发明关于一种指纹感测器，尤指一种具静电防护的指纹感测器。
【背景技术】
[0002]一种既有指纹感测器50如图12所示，为避免静电损坏该指纹感测器50上的多个感应电极51，于该多个感应电极51的周围设置有一静电防护电极60，且该静电防护电极60连接至接地端GND，将静电电荷渲泄到接地端GND。
[0003]由于该静电防护电极60仅连接至该接地端GND，无法确保正负静电都能渲泄掉，因而仍有可能损坏该感应电极51或其它电子元件，故有必要进一步改良。
【发明内容】
[0004]有鉴于上述既有指纹感测器的缺点，本发明主要目的是提供一种具静电防护的指纹感测器，提供多个静电电荷渲泄路径，以渲泄正负静电。
[0005]欲达上述目的所使用的主要技术手段是令该指纹感测器包含有:
[0006]一本体，包含一指纹感应电极阵列及一静电防护电极，该静电防护电极用以为该指纹感应电极阵列提供静电防护；
[0007]—静电保护电路，分别连接至该静电防护电极、一高电位端及一低电位端；其中该静电保护电路提供一通往该高电位端的一第一静电放电路径，以及一通往该低电位端的一第二静电放电路径。
[0008]由上述可知，本发明的静电保护电路提供一通往该高电位端的一第一静电放电路径，以及一通往该低电位端的一第二静电放电路径，故可使静电电荷快速地通过第一或第二静电放电路径渲泄，避免损及该指纹感应电极阵列或内部电路。
【附图说明】
[0009]图1:本发明指纹感测器的一实施例的俯视平面示意图。
[0010]图2:本发明指纹感测器的局部电子电路图。
[0011]图3A:本发明指纹感测器的一种静电保护电路的电子电路图。
[0012]图3B:本发明指纹感测器的另一种静电保护电路的电子电路图。
[0013]图4A及4B:图3A提供第一及第二静电放电路径示意图。
[0014]图5A:本发明指纹感测器的另一实施例的俯视平面示意图。
[0015]图5B:本发明指纹感测器的再一实施例的俯视平面示意图。
[0016]图6A:图5A与多个静电保护电路的一连接示意图。
[0017]图6B:图5A与多个静电保护电路的另一连接示意图。
[0018]图6C:图5B与多个静电保护电路的连接示意图。
[0019]图6D:图5B与多个静电保护电路的另一连接示意图。
[0020]图7A至7J:图1与多个静电保护电路的十种连接示意图。
[0021]图8A至SE:本发明指纹感测器的五种半导体结构的局部剖面示意图。
[0022]图9A至9E:本发明指纹感测器的五种半导体结构的局部剖面示意图。
[0023]图10:图2的局部电子电路图的一种等效电路图。
[0024]图11:图2的局部电子电路图的另一种等效电路图。
[0025]图12:—种既有指纹感测器图的俯视平面示意图。
[0026]其中，附图标记:
[0027]10本体101基板
[0028]102第一介电层103第二介电层
[0029]103’第三介电层104保护层
[0030]105接地开口11感应电极
[0031]20静电防护电极
[0032]20a第一静电防护电极 20b第二静电防护电极
[0033]20c第三静电防护电极 201第一导线
[0034]202 第二导线
[0035]31静电保护电路310接线端
[0036]311第一放电单元312第二放电单元
[0037]32驱动电路
[0038]40感测电路40a差分电路
[0039]41感测电路
[0040]50指纹感测器51感测电极
[0041]60静电防护电极
【具体实施方式】
[0042]以下进一步以数个实施例说明本发明具静电防护指纹感测器的详细技术内容。
[0043]首先请参阅图1及图2所示，为本发明具静电防护指纹感测器的第一实施例的示意图，其包含一本体10及一静电保护电路31。
[0044]该本体10包含一指纹感应电极阵列及一静电防护电极20 ;其中该指纹感应电极阵列包含m*n个感应电极11，配置成m列(与H2方向平行)与η行(与Hl方向平行)的矩阵，而该静电防护电极20用以为该指纹感应电极阵列提供静电防护。
[0045]如图2所示，该静电保护电路31连接至该静电防护电极20、一高电位端VDD及一低电位端VSS (亦可为接地)，以提供一通往该高电位端VDD的一第一静电放电路径，以及一通往该低电位端VSS的一第二静电放电路径。于本实施例，该静电保护电路31包含有一接线端310、一第一放电单元311、一第二放电单元312。该接线端310连接至该静电防护电极20，该第一放电单元311则親接在该高电位端VDD与该接线端310之间，该第二放电单元312则耦接在该低电位端VSS与该接线端310之间。
[0046]如图3Α及图3Β所示，该第一放电单元311可为一二极管Dl或一 P型金氧半场效(PMOS)晶体管MP ;其中该二极管Dl的阳极耦接至该接线端310，其阴极则耦接至该高电位端VDD，而该PMOS晶体管MP的漏极D接至该接线端310，其栅极G连接至源极S，该源极S耦接至该高电位端VDD。
[0047]该第二放电单元312可为一二极管D2或一 N型金氧半场效(NMOS)晶体管MN ;其中该二极管D2的阴极耦接至该接线端310，其阳极则耦接至该低电位端VSS，而该NMOS晶体管丽的漏极D接至该接线端310，其栅极G连接至源极S，该源极S耦接至该低电位端VSS。此外，该第一及第二放电单元亦可为硅控整流器(SCR)。
[0048]再请配合参阅图4A所示，该第一放电单元311可提供该第一静电放电路径PHl，以将正的静电+Vesd渲泄到该高电位端VDD，而如图4B所示，该第二放电单元312耦接在该低电位端VSS与该接线端310之间，该第二放电单元312可提供该第二静电放电路径PH2，使负的静电-Vesd渲泄到该低电位端VSS。
[0049]静电防护电极20可以有以下数种不同的配置。首先请参阅图5A所示，一种静电防护电极20包含多个第一导线201，各条该第一导线201位于各列的该感应电极11外侧(与Hl方向平行)，在H2方向上，在感应电极阵列的外围包括两条第二导线202与Hl方向的第一导线201电连接。再如图5B所示，另一种静电防护电极20包含多个第二导线202，各条该第二导线202位于各行的该感应电极11外侧(与H2方向平行)，在Hl方向上，在感应电极阵列的外围包括两条第一导线201与H2方向的第二导线202电连接。另一种静电防护电极20则如图1所示，包含有M+1条该第一导线201及N+1条该第二导线202，使各感应电极11的四周被该静电防护电极20所围绕，其中第一导线201与第二导线202电连接。
[0050]在不同的实施例中，多种静电防护电路的配置配合前揭不同的静电防护电极20。图6A及图6B提供两种静电防护电路的配置配合图5A所示的静电防护电极20。如图6A所不实施例，各条第一导线201的一端连接一个静电保护电路31 ;如图6B所不，各条第一导线201的二端都分别连接一个静电保护电路31。
[0051]图6C及图6D提供两种静电防护电路的配置配合图5B所示的静电防护电极20。如图6C所示实施例，各条第二导线202的一端连接一个静电保护电路31 ;如图6D所示，各条第二导线202的二