用于集成电路布局生成的方法、器件和计算机程序产品的利记博彩app
【技术领域】
[0001] 本发明设及用于集成电路布局生成的方法、器件和计算机程序产品。
【背景技术】
[0002] 使集成电路（1C)小型化的最近趋势已经产生了更小的器件，该更小的器件消耗 更少的功率，还在更高的速度下提供更多功能。小型化工艺也已经产生了更严格的设计和/ 或制造规范。发展了多种电子设计自动化巧DA)工艺W生成、优化和验证1C设计，同时确 保满足设计和制造规范。
【发明内容】
[0003] 为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种方法，所述方 法至少部分地通过处理器实施，所述方法包括：实施气隙插入工艺，所述气隙插入工艺包 括：按顺序排序集成电路的布局的多个网络；W及根据所述多个网络的排序顺序在邻近所 述多个网络处插入气隙图案；W及生成所述集成电路的修改布局，所述修改布局包括所述 多个网络和插入的所述气隙图案。
[0004] 根据本发明的另一些实施例，提供了一种器件，包括配置为实施W下操作的至少 一个处理器：虚拟网络和气隙插入工艺，所述虚拟网络和气隙插入工艺包括：按顺序排序 集成电路的布局的多个网络；和根据所述多个网络的排序顺序在邻近所述多个网络处插入 虚拟网络和气隙图案；W及生成所述集成电路的修改布局，所述修改布局包括所述多个网 络、插入的所述虚拟网络和插入的所述气隙图案。
[0005] 根据本发明的又一些实施例，提供了一种计算机程序产品，包括其中含有指令的 非暂时性计算机可读介质，当由至少一个处理器执行所述指令时，导致所述至少一个处理 器实施：在集成电路的多个网络中选择用于气隙插入的候选网络；基于相应的候选网络的 长度确定所述候选网络的各个缩放比率；基于所述候选网络的相应的缩放比率估算所述候 选网络的电容；W及基于所述候选网络的估算的电容，实施全局路由、跟踪任务和详细路由 中的至少一个，W生成所述集成电路的布局。
【附图说明】
[0006] 当结合附图进行阅读时，从W下详细描述可最佳理解本发明的各方面。应该注意， 根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺 寸可W任意地增大或减小。
[0007] 图1是根据一些实施例的至少部分1C设计工艺的功能流程图。
[0008] 图2A是根据一些实施例的用于1C的部分布局的示意平面图。
[0009] 图2B是根据一些实施例的制造的1C的部分的示意截面图。
[0010] 图3是根据一些实施例的气隙插入方法的流程图。
[0011] 图4A至图4D是根据一些实施例的1C布局的各个部分的示意平面图。
[0012] 图5是根据一些实施例的虚拟网络和气隙插入方法的流程图。
[0013] 图6A至图抓是根据一些实施例的1C布局的各个部分的示意平面图。
[0014] 图7是根据一些实施例的部分1C设计工艺的流程图。
[001引图8是根据一些实施例的EDA工具的功能流程图。
[0016] 图9A是根据一些实施例的用于1C的部分布局的示意平面图。
[0017] 图9B是根据一些实施例的用于确定由1C设计工艺中的邸A工具使用的缩放比例 的图。
[0018] 图9C至图9E是根据一些实施例的1C布局的各个部分的示意平面图。
[0019] 图10是根据一些实施例的至少部分1C设计工艺的功能流程图。
[0020] 图11是根据一些实施例的计算机系统的框图。
【具体实施方式】
[0021] W下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例W简化本发明。当然，运些仅仅是实例，而不旨在约束本 发明。例如，在W下描述中，在第二部件上方或者上形成第一部件可W包括第一部件和第二 部件直接接触形成的实施例，并且也可W包括在第一部件和第二部件之间可W形成额外的 部件，从而使得第一部件和第二部件可W不直接接触的实施例。此外，本发明可在各个实例 中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论 的各个实施例和/或配置之间的关系。
[0022] 图1是根据一些实施例的至少部分设计工艺100的功能流程图。在制造1C之前， 设计工艺100利用一种或多种邸A工具W用于生成、优化和/或验证1C的设计。如本文中 描述的，在一些实施例中，EDA工具是一个或多个可执行指令集，该一个或多个可执行指令 集由配置为实施指示的功能的至少一个处理器执行。
[0023] 在操作110中，由电路设计师提供1C的设计。在一些实施例中，1C的设计包括1C 的示意图，即，电路图。在一些实施例中，W诸如集成电路通用模拟程序（SPICE)网络表的 示意网络表的形式生成或提供该示意图。在一些实施例中，对设计实施布局前模拟W确定 设计是否满足预定规范。当设计不满足预定规范时，重新设计1C。在至少一个实施例中，省 略布局前模拟。
[0024] 在操作120中，基于设计生成1C的布局。布局包括1C的各个电路元件的物理位 置W及互连电路元件的各个网络的物理位置。例如，W图形设计系统（GD巧文件的形式生 成布局。用于描述设计的其他数据格式在各个实施例的范围内。在一些实施例中，由自动 布局布线（APR)工具生成布局。结合图8描述了根据一些实施例的示例性AH?工具的配置 和功能。
[00巧]在操作130中，实施伪插入工艺W将伪部件插入布局内。在至少一个实施例中，伪 部件插入的目的是改进生产产量和/或质量。例如，1C生产设及多个工艺，包括但不限于沉 积、光刻、蚀刻、化学机械抛光（CM巧等。实施CMP工艺W回蚀刻并且平坦化导电材料和/或 介电材料，并且CMP工艺设及材料去除工艺中的化学蚀刻和机械研磨。在一些实施例中，伪 部件的插入改进了制造的1C中的导电材料（例如，金属）的密度，从而实现足W确保CMP质 量的机械强度。在另一实例中，当邻近的导电图案通过大于预定值的间距彼此间隔较远时， 在制造期间可能发生金属偏置效应，并且金属偏置效应导致间隔较远的导电图案的宽度变 得比初始设计的宽度宽，运进而导致电阻、电容和/或电路性能的意外变化。在一些实施例 中，在间隔较远的导电图案之间插入伪部件降低了金属偏置效应的可能性并且改进了制造 的1C的质量和/或性能。在至少一个实施例中，通过本文中描述的AH?工具和/或设计规 则检查值RC)工具实施伪插入工艺。在美国专利第7, 801，717号和美国专利第8, 307, 321 号中描述了示例性伪插入工艺，其全部内容结合于此作为参考。结合图5和图6A至图6D 描述了根据一些实施例的进一步示例性伪插入工艺。
[0026] 在操作140中，实施气隙插入工艺W将气隙图案插入布局内。如结合图2A至图2B 描述的，插入在布局中的气隙图案将产生形成在制造的1C中的气隙，W减小寄生电容并且 改进制造的1C的性能。结合图3和图4A至图4D描述了根据一些实施例的示例性气隙插 入工艺。
[0027] 在操作150中，通过RC提取工具实施电阻和电容（RC)提取。运行RC提取W确定 1C中的组件的寄生参数（例如，寄生电阻和寄生电容），W用于随后的操作中的时序和/或 功率模拟。运些寄生参数不是电路设计师所预期的，而是由于1C中的各个组件的配置和/ 或材料导致的。提取的寄生参数包括在RC技术文件中。结合图10描述了根据一些实施例 的示例性RC提取工具的配置和功能。
[0028] 在一些实施例中，实施一个或多个验证和/或检查。例如，实施布局对原理图 (LV巧检查W确保生成的布局对应于设计。另一实例，通过DRC工具实施设计规则检查W确 保布局满足特定的制造设计规则，即，确保可W制造1C。当其中一个检查失败时，通过使工 艺返回至操作110和/或操作120而对至少一个布局或设计作出校正。
[0029] 在操作160中，实施时序终止检查（也称为布局后模拟）W确定布局是否满足预 定规范。在一些实施例中，当布局后模拟指示布局不满足预定规范时，例如，当存在不期望 的时间延迟时，通过使工艺返回至操作110-140中的任何操作而对至少一个布局或设计作 出校正。否则，会将布局传递至操作170中的制造。在一些实施例中，省略了一个或多个上 述操作。
[0030] 图2A是根据一些实施例的用于1C的部分布局200A的示意性平面图。布局200A 包括多个网络202、204、206、208、210和212。布局2004还包括位于相应的网络对之间的多 个气隙图案222、224、226和228。例如，气隙图案222位于网络202和212之间，气隙图案 224位于网络204和206之间，气隙图案226位于网络206和208之间，并且气隙图案228 位于网络208和210之间。
[0031] 虽然在图2A中未示出，布局200A还包括由多个网络互连的多个电路元件。电路元 件是有源元件或无源元件。有源元件的实例包括但不限于晶体管和二极管。晶体管的实例 包括但不限于金属氧化物半导体场效应晶体管（M0SFET)、互补金属氧化物半导体（CM0巧 晶体管、双极结晶体管度JT)、高压晶体管、高频晶体管、P沟道和/或η沟道场效应晶体管 ((PFET/N阳Τ)等）、FinFET、具有凸起的源极/漏极的平面M0S晶体管等。无源元件的实例 包括但不限于电容器、电感器、烙丝和电阻器。在一些实施例中，电路元件具有一个或多个 节点，通过节点将电信号输入电路元件或从电路元件输出电信号。在一些实施例中，成对的 节点通过互连件彼此电连接。一组电连接的互连件形成网络。在至少一个实施例中，网络 包括单一的互连件。在至少一个实施例中，1C包括许多交替布置的导电层和介电层。在导 电层中形成互连件。在至少一个实施例中，网络包括在单个导电层中形成的一个或多个互 连件。在至少一个实施例中，网络包括在1C的不同导电层中形成的互连件W及电连接形成 在不同导电层中的互连件的一个或多个通孔。为了简化，本文中描述的示例性实施例中的 各个网络在一个或多个图中示出为包括单个互连件和/或形成在单个导电层中。本文中的 描述适用于其中网络包括多于一个的互连件和/或形成在多于一个的导电层中的实施例。
[0032] 多个网络包括信号网络202、204、206、208和210^及虚拟网络212。信号网络是配 置为将信号或电源（power)传输至电路元件的网络。信号的实例包括但不限于数据信号、 控制信号、时钟信号等。虚拟网络是不配置为传输信号或电源的网络。例如，虚拟网络是浮 动网络。在本文中的描述中，除非另有声明，"网络"指的是"信号网络"和"虚拟网络"。
[0033] 气隙图案222、224、226和228是包括在布局200A中的掩模层中的图案。气隙图 案222、224、226和228覆盖邻近的网络之间的相应的空间。例如，气隙图案222覆盖邻近 的网络202、212之间的空间。例如，如结合图2B描述的，当制造1C时，防止介电材料形成 在由气隙图案222、224、226和228覆盖的空间中，从而在邻近的网络之间产生相应的气隙。
[0034] 图2B是根据一些实施例的制造的1C 200B的部分的示意性截面图。在图2B中的 示例性配置中，制造的1C 200B的部分对应于沿着图2A中的线II-II截取的截面图。制造 的1〔 2008包括多个交替布置的导电层231、233 ^及介电层232、234。例如，介电层232 布置在导电层231上方，导电层233布置在介电层232上方，并且介电层234布置在导电层 233上方。导电层231包括电连接至下面的导电层或电路元件的导电图案235。导电图案 235电连接至介电层232的介电材料236中的导电通孔237。导电层233包括介电材料238 中的多个导电图案244、246、248。如本文中描述的，导电图案248通过导电通孔237电连 接至导电图案235 W在多个导电层中形成网络。导电图案244、246、248对应于图2A的布 局200A中的网络204、206和208。气隙264位于导电图案244和246之间。气隙266位 于导电图案246和248之间。气隙244、246对应于图2A的布局200A中的气隙图案224、 226。在一个或多个实施例中，由于工艺变化和/或材料特性，部分介电材料存在于气隙和 相应的导电图案之间。例如，虽然布局200A中的气隙图案224从边到边地覆盖网络204、206 之间的空间，但是介电材料238的部分265、267仍存在于气隙264和相应的导电图案244、 246之间的覆盖的空间中。在一些实施例中，气隙从边到边地延伸在相应的导电图案之间， 例如，介电材料238的部分265、267不存在于制造的1C中。未由气隙图案覆盖的邻近的导 电图案之间的区域填充有介电材料。例如，图2A的布局200A中的区域229未由气隙图案 覆盖并且将填充有制造的1C 200B中的介电材料238。介电层234的介电材料239位于导 电层233上方。在至少一个实施例中，由于与用于形成介电材料239的材料和/或工艺相 关的一个或多个因素，气隙的顶部突入介电材料239内。例如，气隙266的顶部269突入介 电材料239内。导电图案235、244、246、248和/或导电通孔237的示例性材料包括诸如铜 的金属。介电材料236、238、239的示例性材料包括但不限于Si化、SiOx、SiON、SiC、SiBN、 SiCBN或它们的组合。在美国专利第8, 456, 009号中描述了用于气隙形成的示例性工艺，其 全部内容结合于此作为参考。制造的