高可靠性多核处理系统的利记博彩app
【技术领域】
[0001]本发明属于集成电路技术领域，涉及一种高可靠性的多核处理系统，可用于数字信号处理等领域。
【背景技术】
[0002]随着科技的不断发展，单核处理系统由于其数据处理能力有限，处理性能低下，已经越来越无法满足人们的需求，而且单核系统在工作过程中若出现故障，整个系统就会出错，所以设计人员寻求将多个单核集合到一起工作，这样就逐渐出现了多核处理系统，多核处理系统可以实现数据级或任务级的并行，处理数据能力强。
[0003]多核处理系统在性能提高的同时，其电路结构越来越复杂，构成电路所需的资源越来越多，这使得多核系统在各种外部干扰和内部噪声的条件下容易出现故障，影响了其运行的可靠性，为了解决这个问题，科研人员提出了多种不同的方案，例如从工艺角度考虑，使用可靠性更高的绝缘衬底上硅工艺，这种工艺具有寄生电容小、短沟道效应小、速度高、集成度高的优点，但需要改变生产工艺和设计流程，复杂度高，从电路角度考虑，常用的有三模冗余技术，它的基本思想是三个完全相同的模块同时执行相同的操作，然后在输出端口增加一个多数表决器对结果进行选择以达到容错的目的，在实际应用中，不同模块同时发生故障的概率是比较低的，这样就通过硬件冗余的思想使得系统可靠性得到提升。
[0004]在基于三模冗余的多核处理系统中，原来的每个处理内核均由三个完全相同的处理内核和一个多数表决器代替，提高了系统的可靠性，但由于所使用的处理内核的数量多，且需要设置多个多数表决器，造成整个系统的资源开销增大，同时功耗也相应增大，而且由于表决器没有自检错和纠错性能，会对整个系统的可靠性造成影响。
【发明内容】
[0005]本发明的目的在于克服上述现有技术存在的不足，提出一种高可靠性多核处理系统，用于解决现有多核处理系统可靠性不够高及资源消耗大的技术问题。
[0006]为实现上述目的，本发明采取的技术方案是:
[0007]—种高可靠性多核处理系统，包括N个数据存储单元、N个程序存储单元、N个处理内核和连接网络，其中:数据存储单元用于接收、存储和输出待处理的数据，程序存储单元用于存储和输出系统运行所需的二进制机器码，处理内核用于读取程序存储单元输出的二进制机器码并对数据存储单元输出的数据进行处理;连接网络用于实现处理内核之间的通信和数据交换;每个数据存储单元的输入端设置有纠错编码单元，其输出端设置有纠错解码单元，用于检测并纠正错码;每个程序存储单元的输出端设置有纠错解码单元，用于对程序存储单元输出的经过预编码的二进制机器码进行检测并纠正错码;每个处理内核中设置有内建自测试电路，用于检测处理内核是否有故障;每个数据存储单元和程序存储单元的输出端均通过第一切换控制电路I与η个冗余内核相连，其中η SN，冗余内核用于替换待检测处理内核和故障内核;处理内核和冗余内核通过第二切换控制电路2与连接网络连接。
[0008]上述高可靠性多核处理系统，纠错编码单元和纠错解码单元采用汉明码结构。
[0009]上述高可靠性多核处理系统，内建自测试电路包括测试向量产生单元、测试响应分析单元、比较单元、特征字ROM和内建自测试控制单元;其中，测试向量产生单元用于产生处理内核所需的测试向量;测试响应分析单元用于将处理内核产生的测试结果压缩为实际特征符号；比较单元用于比较实际特征符号和理想特征符号是否相同以得出电路是否故障;特征字ROM用于存储理想特征符号；内建自测试控制单元用于控制测试向量产生单元、测试响应分析单元、比较单元和特征字ROM的运行。
[0010]上述高可靠性多核处理系统，冗余内核与处理内核结构相同，用于替换待检测处理内核和故障内核。
[0011]上述高可靠性多核处理系统，第一切换控制电路I和第二切换控制电路2，通过切换控制器对冗余内核和处理内核进行切换。
[0012]本发明与现有技术相比，具有以下优点:
[0013]1、本发明中的数据存储单元和程序存储单元的输出端均通过切换控制电路与η个冗余内核相连，冗余内核能够替换待检测的处理内核，保证系统工作的连续性和实时性，当处理内核检测有故障时，冗余内核永久代替故障内核，保证了系统功能的正确性，有效地提高了系统的可靠性；同时数据存储单元由于在其输入端设置有汉明码编码单元，输出端设置有汉明码解码单元，且程序存储单元的输出端设置有汉明码解码单元，能够实现对数据存储单元和程序存储单元输出的数据进行检测，并对检测出的错码进行纠正，保证了输入到处理内核中的数据的正确性，进一步提高了系统的可靠性。
[0014]2、本发明中的数据存储单元和程序存储单元的输出端均通过切换控制电路与η个冗余内核相连，相当于给N个处理内核配备了 η个冗余内核，与现有的基于三模冗余的多核处理系统相比，减少了处理内核的使用数量，且不需要设置多数表决器，在保证系统可靠性的同时，有效地减少了资源消耗。
【附图说明】
[0015]图1为本发明的整体结构示意图；
[0016]图2为本发明的处理内核内建自测试结构示意图。
【具体实施方式】
[0017]下面结合附图和具体实施例，对本发明作进一步详细描述。
[0018]参照图1，本发明包括N个数据存储单元、N个程序存储单元、N个处理内核、连接网络、第一切换控制电路1、第二切换控制电路2、切换控制器和η个冗余内核。
[0019]数据存储单元用于接收、存储和输出待处理的数据，在其输入端设置有纠错编码单元，输出端设置有纠错解码单元，纠错编码单元和纠错解码单元采用汉明码结构，数据存储单元存储数据时，先经过汉明码编码，数据存储单元读出数据时，先经过汉明码解码，得到原数据，当数据存储单元中的数据出现一位错码时，该结构能够自动检测并纠正Ι-bit错码。
[0020]程序存储单元用于存储和输出系统运行所需的二进制机器码，在其输出端设置有纠错解码单元，纠错解码单元采用汉明码结构，由于程序存储单元只读不写，所以将二进制机器码预先进行汉明码编码处理，然后存入程序存储器中，程序存储单元读出二进制机器码时，先经过汉明码解码，得到原始二进制机器码，当程序存储单元中的二进制机器码出现一位错码时，该结构能够自动检测并纠正1-b i