用于多芯片封装上的异构存储器的统一存储器控制器的制造方法
【技术领域】
[0001]本公开一般涉及集成储存设备。更具体地，本公开涉及控制集成储存设备上的多个存储器类型。
[0002]背景
[0003]低成本异构存储器装置包括可以被配置在嵌入式多芯片封装(eMCP)上的一个以上类型的存储器。异构存储器设备的目前的多芯片封装设计通常包括储存存储器(storagememory)部分，该储存存储器部分包括单个封装上的NAND闪存存储器部分和动态随机存取存储器(DRAM)部分。取决于境况，由于这些不同存储器类型的可相匹敌的益处和缺点，对于NAND闪存存储器或者DRAM存储器中任一者的存取可以是更具优势的。DRAM将数据的每一位存储在集成电路内一单独的电容器中。该结构上的简单允许DRAM用极高的密度来实现。NAND闪存存储器是非易失性的，并且提供了低功率使用、小尺寸和极高的性能。不像NAND闪存存储器，DRAM是当功率被移除时很快丢失其数据的易失性存储器。
[0004]异构存储器设备的目前的多芯片封装设计包括用于闪存存储器的主机接口以及用于DRAM的单独主机接口。闪存存储器依赖于单独的控制器并且通常不能够被其自身使用。闪存存储器控制器一般被耦合在闪存存储器主机接口和闪存存储器之间。与闪存存储器不同，目前的DRAM存储器不依赖于单独的控制器，所以DRAM可以被直接连接到多芯片封装上的DRAM主机接口。
[0005]具有闪存存储器和DRAM 二者的多芯片封装提供对包括单独的DRAM和闪存存储器的设备的更低成本替代方案。
[0006]概述
[0007]根据本公开的一方面的装置包括至少一个第一存储器类型的第一存储器以及至少一个不同于第一存储器类型的第二存储器类型的第二存储器。该装置还包括耦合到该第一存储器和该第二存储器的统一存储器控制器(UMC)。该UMC包括第一存储器和主机之间的第一接口以及第二存储器和主机之间的第二接口。该UMC被配置成对第一存储器进行存取以控制并独立于该第一接口利用第二存储器。
[0008]根据本公开的另一方面的装置包括至少一个第一存储器类型的第一存储器以及至少一个不同于第一存储器类型的第二存储器类型的第二存储器。该装置还包括耦合到该第一存储器和该第二存储器的统一存储器控制器(UMC)。该UMC包括第一存储器和主机之间的第一接口以及第二存储器和主机之间的第二接口。该UMC被配置成利用第一存储器来辅助经由第二接口对第二存储器的主机存取。
[0009]根据本公开另一方面的存储器接口方法包括接收来自多芯片封装的第一主机接口上的主机的信息(诸如数据或对数据的请求)。该信息可以是对被存储在多芯片封装上的第一存储器类型的第一存储器中的数据的请求。该信息也可以是存储在多芯片封装上的第一存储器中的数据。该方法还包括独立于多芯片封装的第二主机接口对多芯片封装上的第二存储器类型的第二存储器进行存取以辅助第一存储器中的数据存储或取回。
[0010]根据本公开另一方面的存储器接口设备包括用于接收来自多芯片封装的第一主机接口上的主机的数据，以供存储在多芯片封装上的第一存储器类型的第一存储器中的装置。该设备还包括用于独立于多芯片封装的第二主机接口对多芯片封装上的第二存储器类型的第二存储器进行存取以辅助第一存储器中的数据存储的装置。
[0011]这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
[0012]附图简述
[0013]为了更全面地理解本公开，现在结合附图参阅以下描述。
[0014]图1是现有技术的增强多芯片封装(eMCP)的示图。
[0015]图2A是根据本公开的诸方面的包括统一存储器控制器(UMC)的增强多芯片封装(eMCP)的示图。
[0016]图2B是解说根据本公开的诸方面的包括统一存储器控制器(UMC)的增强多芯片封装(eMCP)中的数据路径的示图。
[0017]图3是解说根据本公开的诸方面的存储器接口方法的过程流程图。
[0018]图4是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。
[0019]图5是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。
[0020]详细描述
[0021]图1解说了包括异构存储器的嵌入式多芯片封装(eMCP)lOO。该异构存储器包括第一存储器类型的第一存储器102和不同于第一存储器类型的第二存储器类型的第二存储器104。在所解说的eMCP 100中，第一存储器102是NAND储存存储器，并且第二存储器104是动态随机存取存储器(DRAM) wMCP 100包括第一主机接口 106和第二主机接口 108 wMCP 100上的存储器控制器110被耦合在第一主机接口 106和第一存储器102之间。第二主机接口 108被直接耦合到第二存储器104。第二存储器104不依赖于控制器电路并且不能够被存储器控制器110管理。
[0022 ]存储器控制器110包括经由存储器控制器总线117耦合到主机接口电路114的中央处理单元112、静态随机存取存储器(SRAM) 116、纠错码电路(ECC) 118和储存存储器接口电路120。主机接口电路114被耦合到第一主机接口 106，并且储存存储器接口电路120被耦合到第一存储器102。
[0023]目前的eMCP(诸如图1中所示的eMCP100)将诸如NAND闪存存储器的储存存储器和诸如DRAM存储器的第二存储器集成到单一封装中。然而，在目前的eMCP中，两个不同的存储器通常不互相交互。
[0024]在eMCP 100中，存储器控制器110执行数个功能以支持NAND储存存储器102。例如，存储器控制器110的一个重要功能是将在主机接口上接收到的逻辑地址转换成NAND储存存储器102中的对应物理地址。用于此转换的映射表通常很大并且消耗大量的存储。在eMCP100中，SRAM 116存储大映射表。然而，因为NAND储存存储器的大小增加，使用SRAM存储映射表正日益变得昂贵。例如，为了维持令人满意的性能，32千兆字节(GB)NAND储存存储器会使用约32兆字节(MB)的SRAM或者一些其他易失性存储器来存储映射表。
[0025]与NAND储存存储器102不同，DRAM(诸如目前eMCP 100中的第二存储器104)通常不依赖于由控制器电路进行的管理。在目前的eMCP(诸如图1所示的eMCP 100)中，DRAM存储器不能被管理。然而，人们普遍预期对DRAM电路的控制将会在未来是有益的。例如，因为改进的工艺允许DRAM单元的大小进一步缩小，未来的DRAM单元的质量被预期变得更差。由此，期望DRAM会最终依赖于由控制器电路执行的某种管理以保持可接受的性能。
[0026]本公开的诸方面提供了包括配置成管理不同类型的存储器(诸如eMCP上的NAND闪存存储器和DRAM)的统一存储器管理器(UMC)的eMCP。统一存储器控制器提供了储存存储器管理、DRAM管理、针对储存存储器管理的DRAM可存取性以及针对DRAM管理的储存存储器可存取性。统一存储器控制器也促进从DRAM到储存存储器的直接数据复制并且反之亦然。例如，该直接复制可以由统一存储器控制器在没有与主机的交互的情况下发起，或者可以由主机使用特殊命令或模式来发起。根据本公开的诸方面，eMCP包括用于储存存储器和DRAM存储器的单独主机接口。
[0027]图2A解说了根据本公开的诸方面的包括促进对不同存储器类型的控制的异构存储器的eMCP 200。例如，虽然图2A中所示的示图示出了在平面中配置的eMCP 200的每个组件，但应当理解，这些组件也可以通过用引线接合和/或穿硅通孔(TSV)的堆叠来安排。该异构存储器包括第一存储器类型的第一存储器202和不同于第一存储器类型的第二存储器类