双重结构的时钟树综合（cts）的利记博彩app
【技术领域】
[0001]本公开涉及时钟树综合(CTS)。更具体地，本公开涉及双重结构的CTS。
【背景技术】
[0002]CTS指代创建用于向电路设计中的时序电路元件的集合分发时钟信号的时钟分发网络的过程。电路设计可以包括多个时钟域，并且每个时钟域可以包括多个时钟树。由CTS生成的时钟树的质量对于EDA流程中的下游阶段尤其是时序收敛能够具有显著的影响。因此，所需要的是用于CTS的能够有效创建高质量时钟树的系统和技术。
【发明内容】
[0003]在此描述的一些实施例提供了用于构建时钟树的系统和技术。一些实施例可以构建上级时钟树的集合，并且其中每个上级时钟树的每个时钟叶是较低层时钟树的根，并且其中每个上级时钟树可以被优化以减少片上变异(on-chip-variat1n, 0CV)和/或对角变异(cross-corner variat1n)对于时钟偏差的影响。接下来，针对每个上级时钟树的每个时钟叶，实施例可以构建较低层时钟树，其中下级时钟树将时钟信号从上级时钟树的时钟叶分发至时钟宿端的集合。下级时钟树可以被优化以降低延时、功耗和/或面积。
[0004]在一些实施例中，上级时钟树中的导线可以具有比下级时钟树中的导线更宽的宽度。在一些实施例中，给定的上级时钟树的所有水平导线可以被布线在相同金属层上。在一些实施例中，给定的上级时钟树的所有垂直导线可以被布线在相同金属层上。在一些实施例中，给定上级时钟树中的所有缓冲器可以具有相同大小。
【附图说明】
[0005]图1图示了根据在此描述的一些实施例操作和工艺条件如何能够在芯片上变异。
[0006]图2图示了根据在此描述的一些实施例时序约束如何能够考虑0CV变异。
[0007]图3A-3B图示了根据在此描述的一些实施例改变时钟树拓扑如何能够影响到0CV时钟偏差。
[0008]图4图示了根据在此描述的一些实施例的用于执行0CV和时序临界性可知的CTS的过程。
[0009]图5图示了根据在此描述的一些实施例的双重结构的时钟树的逻辑电路图。
[0010]图6图示了根据在此描述的一些实施例的上级时钟树的一部分。
[0011]图7图示了根据在此描述的一些实施例的用于构建双重结构的时钟树的过程。
[0012]图8图示了根据在此描述的一些实施例的计算机系统。
【具体实施方式】
[0013]以下描述被呈现以使得本领域技术人员能够制造并使用本发明，并且在特定应用及其需求的上下文中被提供。针对所公开的实施例的各种修改对于本领域技术人员而言将是显而易见的，并且在此定义的总体原则可以被应用于其它实施例和应用而并不偏离本发明的精神和范围。因此，本发明不限于所示的实施例，而是将被赋予与在此公开的原则和特征一致的最宽范围。在本公开中，当术语“和/或”与实体列表一同使用时，其指代该实体列表中的所有可能组合。例如，短语“X、Y和/或Z”覆盖了以下情形:⑴仅X ; (2)仅Y ;
(3)仅 Z;(4)X 和 Y;(6)X和 Z;(6)Y和 Z;以及(7)Χ、Υ 和 Ζ。
[0014]电子设计自动化mDA)流程的概述
[0015]EDA流程能够被用来创建电路设计。一旦电路设计完成，其能够进行制造、封装和装配以生产集成电路芯片。EDA流程可以包括多个步骤，并且每个步骤能够涉及到使用一种或多种EDA软件工具。以下描述了一些EDA步骤和软件工具。EDA步骤和软件工具的这些示例仅出于说明的目的而非旨在将实施例限于所公开的形式。
[0016]—些EDA软件工具使得电路设计者能够描述电路设计的功能。这些工具还使得电路设计者能够执行假设情景(what-1f)规划以完善功能、检查成本等。在逻辑设计和功能验证期间，能够编写针对系统中的模块的例如SystemVerilog的HDL(硬件描述语言)代码并且能够检查设计的功能准确性，例如，能够对设计进行检查以确保其产生正确的输出。
[0017]在针对测试的综合和设计期间，HDL能够使用一种或多种EDA软件工具将HDL代码翻译为网表(netlist)。进一步地，网表能够针对目标技术被优化，并且能够设计并实施测试以检查所完成的芯片。在网表验证期间，能够针对与时序约束的兼容性以及与HDL代码的对应性来检查网表。
[0018]在设计规划期间，芯片的整体平面布局(floorplan)能够被构建以及针对时序和顶层布线而被分析。在物理实施期间，电路元件能够被放置在布局(放置)中并且能够被电親合(布线)。
[0019]在分析和提取期间，能够在晶体管层面来验证电路的功能并且能够提取到寄生效应。在物理验证期间，能够对设计进行检查以确保制造、电气问题、平版印刷问题和电路的正确性。
[0020]在分辨率增强期间，可以在布局上形成几何操控以提高设计的可制造性。在掩模数据准备期间，设计能够被“流片(taped-out) ”以产生在制造期间被使用的掩模。
[0021]0CV和时序临界件可知的CTS
[0022]0CV是指芯片上的操作和工艺条件上的变异。图1图示了根据在此描述的一些实施例操作和工艺条件如何能够在芯片上变异。电压、温度和工艺参数(例如，通道长度)可以在芯片102上变异。例如，区域104中的电源、温度和工艺参数可以分别为3.2V、72° F和
0.26 μ。另一方面，区域106中的电源、温度和工艺参数可以分别为3.4V、68° F和0.24μ。0CV能够影响电路元件的一个或多个特性。例如，由于0CV，区域104中的单元的实例可以具有与区域106中的相同单元的实例不同的延迟特性。
[0023]总体上，两个位置之间的0CV的数量随着距离而增大。例如，彼此位置远离的两个完全相同的单元被预期为在其特性(例如，延迟)方面与彼此位置靠近的两个完全相同的单元相比具有更大差异。此外，0CV的数量通常随着路径长度的增加和/或路径中电路元件的数量增加而增大。例如，较长的导线被预期为与较短导线相比具有更为明显的0CV影响。进一步地，拥有更大数量的电路元件的路径被预期为与拥有较少电路元件的路径相比具有更大的0CV影响。
[0024]0CV可以影响时钟偏差，因为0CV能够导致电路元件和导线的延迟与其标称值不同。因此，时序约束需要考虑这样的变异。图2图示了根据在此描述的一些实施例时序约束如何能够考虑0CV变异。电路200包括时序电路元件202、时序电路元件204和时序电路元件206。每个时序电路元件具有接收时钟信号的时钟输入“C”，基于该时钟信号发射数据信号的输出“Q”，以及基于该时钟信号捕获数据信号的输入“D”。虽然“D触发器”已经在图2中被用作时序电路元件的示例，但是时序电路元件202、时序电路元件204和时序电路元件206通常可以是使用时钟信号定时的任意电路。
[0025]组合逻辑云214和组合逻辑云216可以包括一条或多条导线和/或一个或多个组合逻辑门，但是它们不包括任何时序电路元件。在一个时序电路元件的输出处发射的数据信号在另一时序电路元件的输入处被捕获之前可以通过组合逻辑云。例如，由时序电路元件202的输出“Q”发射的数据信号在时序电路元件204的输入“D”处被捕获之前通过组合逻辑云214(在此其可以与其它数据信号进行逻辑组合)。
[0026]时钟信号“CLK”能够使用包括缓冲器208、缓