控制电路、连接线及其控制方法
【技术领域】
[0001 ] 本发明涉及一种控制电路，特别涉及一种应用于一连接线内的控制电路。
【背景技术】
[0002]随着科技的进步，电子装置的种类愈来愈多。电子装置可通过一通信接口与一主机装置进行数据传输。在目前的许多通信接口中，以通用串行总线(Universal SerialBus ;以下简称USB)接口最常使用。
【发明内容】
[0003]本发明提供一种控制电路，设置在一连接线中。连接线具有一第一电源引脚以及一第二电源引脚。本发明的控制电路包括一原生性N型晶体管、一第一阻抗单元以及一第二阻抗单元。原生性N型晶体管具有一第一栅极、一第一漏极以及一第一源极。第一漏极耦接第一电源引脚。第一阻抗单元耦接于第一源极与第二电源引脚之间。第二阻抗单元耦接于第一漏极与第一栅极之间。当第一电源引脚的电平等于一预设电平时，原生性N型晶体管的该第一栅极耦接一调整信号，该原生性N型晶体管的一等效阻值依据该调整信号被调整。
[0004]本发明还提供一种连接线，包括一连接端口、一原生性N型晶体管、一第一阻抗单元以及一第二阻抗单元。连接端口用以耦接一主机装置，并具有一第一电源引脚以及一第二电源引脚。原生性N型晶体管具有一第一栅极、一第一漏极以及一第一源极。第一漏极耦接第一电源引脚。第一阻抗单元耦接于第一源极与第二电源引脚之间。第二阻抗单元耦接于第一漏极与第一栅极之间。当第一电源引脚的电平等于一预设电平时，原生性N型晶体管的该第一栅极耦接一调整信号，该原生性N型晶体管的一等效阻值依据该调整信号被调整。
[0005]本发明还提供一种控制方法，适用于一连接线中，并提供一阻抗于该连接线的一第一电源引脚与一第二电源引脚之间，再判断第一电源引脚的电平是否等于一预设值，并且持续时间等于一预设时间。当第一电源引脚的电平等于预设值，并且持续时间等于预设时间时，改变阻抗的阻值。
[0006]为让本发明的特征和优点能更明显易懂，下文特举出实施例，并配合附图，作详细说明如下:
【附图说明】
[0007]图1为本发明的操作系统的示意图。
[0008]图2A及图2B为本发明的连接线的可能内部架构图。
[0009]图3为本发明的控制方法的可能流程图。
[0010]【符号说明】
[0011]100:操作系统；110:主机装置；
[0012]120、120A、120B:连接线；130:外围装置；
[0013]111、121、122、131:连接端口; 240:逻辑单元;
[0014]220、230、252:阻抗单元；250:调整单元；
[0015]210:原生性N型晶体管；VCONN:电平；
[0016]Sctr:控制信号；SADJ:调整信号；
[0017]P1、P2:电源引脚；251:N型晶体管；
[0018]Rl?R3、RH:电阻；GND:接地电平；
[0019]R1:等效阻抗；112:节点；
[0020]S310、S320、S330:步骤。
【具体实施方式】
[0021]图1为本发明的操作系统的示意图。如图所示，操作系统100包括一主机装置110、一连接线120以及一外围装置130。主机装置110通过连接线120存取外围装置130。在本实施例中，主机装置110为一笔记型计算机，但并非用以限制本发明。在其它实施例中，任何具有处理功能的电子装置均可作为主机装置110。主机装置110具有一连接端口 111，用以耦接连接线120的连接端口 121。
[0022]连接线120具有另一连接端口 122，用以耦接外围装置130。本发明并不限定连接端口 111、121、122、131的种类。在一可能实施例中，连接端口 111、121、122、131均为USB连接端口。举例而言，连接端口 111、121、122、131均为USB C型(Type C)连接端口。
[0023]外围装置130具有一连接端口 131，用以耦接连接端口 122。外围装置130通过连接线120接收来自主机装置110的数据，或是提供数据给主机装置110。在本实施例中，夕卜围装置130为一移动电话，但并非用以限制本发明。在其它实施例中，外围装置130可为一随身碟、集线器或是其它电子装置。
[0024]在一可能实施例中，连接线120具有一芯片(未显示)，用以存储连接线120的特性，如长度及线材。本发明并不限定芯片的所在位置。芯片可设置在连接线120的任何位置。当连接线120连接主机装置110时，主机装置110可根据芯片所存储的数据，提供适当的电压电平及信号给连接线120。
[0025]图2A为本发明的连接线的一可能内部架构图。为方便说明，图2A仅显示单一连接端口，但并非用以限制本发明。在其它实施例中，连接线具有多个连接端口，用以耦接一主机装置以及一外围装置。如图所示，连接线120A包括一连接端口 121、一原生性N型晶体管(Native NMOS transistor) 210、阻抗单元220与230。连接端口 121具有多个引脚，为方便说明，图2A仅显示电源引脚Pl以及P2，用以接收来自主机装置110所提供的电源。
[0026]如图所示，原生性N型晶体管210的漏极耦接电源引脚P1，其栅极接收一调整信号SAW。阻抗单元220耦接于原生性N型晶体管210的源极与电源引脚P2之间。阻抗单元230耦接于原生性N型晶体管210的漏极与栅极之间。在本实施例中，阻抗单元220与230分别由电阻Rl与R2构成，但并非用以限制本发明。在其它实施例，任何能提供阻抗的元件及电路架构均可作为阻抗单元220或230。
[0027]根据通用串行总线电力传输技术(USB Power Delivery)规格书中的规范，主机一开始不得直接供应5V电压至具有通用串行总线电力传输技术规格的连接线。主机须先辨识插入的连接线具有一 0.8ΚΩ?1.2ΚΩ的电阻，之后主机才能直接供应5V电压至该连接线。因此，在一第一期间，当连接端口 121耦接主机装置110时，主机装置110先通过一电阻提供一电压电平(如5V)至电源引脚Pl并利用电阻分压方式，判断电源引脚Pl的电压电平。举例而言，主机装置110将一电阻RH串联在电源引脚Pl与节点112之间。在此例中，节点112位于主机装置110之中。主机装置110提供一电压电平(如5V)给节点112，并提供一接地电平GND给电源引脚P2。主机装置110检测电源引脚Pl的电平。在本实施例中，原生性N型晶体管210的临界电压Vt小于0，另外，原生性N型晶体管210具有二极管连接(d1de-connected)形式。在此实施例中，原生性N型晶体管210通过阻抗单元230形成二极管连接形式。当主机装置110提供一电压电平(如5V)给节点112，经由电阻RH产生电源引脚Pl的电平VC0NN，此时在电阻R2上并无电流流过，因此调整信号Saw的电平等于电源引脚Pl的电平VC0NN，此时，原生性N型晶体管210的栅-源极之间的压差大于0V，使得原生性N型晶体管210为导通状态。另外，将原生性N型晶体管210的等效阻抗RI的阻值与阻抗单元220的等效阻值总合设计为介于0.8ΚΩ?1.2ΚΩ之间。因此，当主机装置110施加电压电平(例如5V)给节点112时，主机装置110利用RH、R1以及RI电阻分压方式判断出分压后的结果，也就是电源引脚Pl的电压电平是否介于0.2V?0.SV0若是，电源引脚Pl的电平VCONN将符合一第一预设值(如0.2V?0.8V)，因此，在一第二期间，主机装置110便不再通过电阻RH而直接供电给电源引脚P1。举例而言，在第二期间，电源引脚Pl的电平VCONN约为5V，并且电源引脚P2的电平为一接地电平GND。
[0028]在一可能实施例中，当主机装置110直接供电给电源引脚Pl —段时间(如I秒)后(即一第三期间)，连接线120内部的一调整信号Saw将由高电平变化至低电平。在另一可能实施例中，当主机装置110尚未直接供电给电源引脚P1，或是供电的持续时间不等于一预设时间(如I秒)时，连接线120内部的调整信号Saw维持在高电平。
[0029]当调整信号Saw为低电平时，原生性N型晶体管210的栅极电压将会减小，因而增加原生性N型晶体管210的等效阻抗RI的等效阻值。由于原生性N型晶体管210与阻抗单元220的总阻值增加，故可减小流经原生性N型晶体管210以及阻抗单元220的电流，进而减少功率损耗。然而，当调整信号Saw为高电平时，原生性N型晶体管210的等效阻抗RI的等效阻值维持不变，直到调整信号Saw为低电平。
[0030]在另一实施例中，当连接端口 121连接主机装置110时，在一第一期间，主机装置110提供一第一电压电平(例如5V经过分压电阻RH、R1以及RI分压后的电压)给第一电源引脚P1，在一第二期间，主机装置110提供一第二电压电平(例如5V)给电源引脚P1，该第二电压电平大于该第一电压电平，