用于封装上的输入/输出架构的非阻塞功率管理的利记博彩app
【技术领域】
[0001]本发明的实施例涉及功率管理和输入/输出架构以及接口。更特别地，本发明的实施例涉及用于高带宽的封装上的输入/输出架构和接口的非阻塞功率管理技术。
【背景技术】
[0002]使用常规的输入/输出(I/O)接口的芯片之间的高带宽互连要求显著的功率和芯片面积。因此，在要求显著减少的功耗和/或更小的芯片面积的应用中，这些常规的接口是不合意的。
【附图说明】
[0003]在附图的图中以示例的方式而不以限制的方式图示本发明的实施例，其中相似的参考标号指类似元件。
[0004]图1是具有至少两个芯片之间的封装上的输入/输出(OP1)接口的多芯片封装(MCP)的一个实施例的框图。
[0005]图2是物理层接口的一个实施例的图。
[0006]图3是用于避免每针抗扭斜(de-skew)的长度匹配的路由的一个实施例的图。
[0007]图4是用于封装上的输入/输出接口的非阻塞低功率状态的技术的一个实施例的状态图。
[0008]图5是全宽度总线操作的一个实施例的时序图。
[0009]图6是全宽度总线操作的一个实施例的时序图。
[0010]图7是电子系统的一个实施例的框图。
【具体实施方式】
[0011]在下文的描述中，阐述大量的具体细节。然而，可在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，未详细示出熟知的电路、结构和技术以便不模糊此描述的理解。
[0012]本文描述的是封装上的I/O (OP1)接口，它通过在具有非常低的功率、面积和等待时间的多芯片封装(MCP)中的芯片之间提供非常高的带宽I/O来解决常规的I/O接口的问题。例如，OP1可有助于将处理器互连到存储器(eDRAM/DRAM)、另一处理器、芯片集、图形处理器或与常规的I/O相比具有更低数量级的的每位的能量和每带宽的面积的MCP中的任何其它芯片。
[0013]OP1存储器链路的有效功率管理对于最大化在I/O上消耗的功率对分配给处理核/逻辑的功率的比率是重要的。一般而言，更多的读带宽比写带宽有必要。然而，如DDRx(例如，DDR-2、DDR-3、DDR-4 )的存储器互连传统地使用双向总线，其中存储器控制器基于工作负载来确定多少带宽分配给读或写。
[0014]利用OP1架构，从处理器到封装中的存储器的存储器互连被设计为具有不同的读和写信道的单向，其中每个读/写信道是相等的宽度并且以相等的数据率运行。对于某些应用，全宽度写信道是有必要的，但是一般而言写信道带宽利用率低于读信道利用率。
[0015]虽然OP1已被设计为在活动与I/O功耗之间具有更多的线性功率关系，但是它仍然消耗一些静态功率。一个方法是使链路处于空闲功率管理状态，但是此功率管理状态使整个链路处于睡眠并且具有关联的退出等待时间。
[0016]本文描述的接口的各实施例包含以下部件中的一个或多个:(1)具有相对小的管芯到管芯间隙的MCP中的IC芯片之间的单端高速I/O接口(例如，CMOS接口)；(2)不具有接收器端接或具有非常弱的端接、并且不具有均衡的阻抗匹配的传送器(例如，CMOS传送器)；(3)具有长度匹配的路由的信号群集的转发时钟信号以最小化或消除每针抗扭斜；和/或(4)减少的静电释放(ESD)保护(例如，70V)以提供更低的垫电容和更高数据率。
[0017]MCP中的紧密芯片组件允许非常短的长度匹配的I/O迹线，它进而使本文描述的OP1架构能使用简化的单端I/O和计时电路在高带宽处运行以减少功率、面积和等待时间。在一个实施例中，具有最小凸起间距的高速的单端I/o减少所要求的带宽的凸起有限的硅面积。
[0018]在一个实施例中，不具有接收器端接或具有弱的接收器端接并且不具有均衡的CMOS传送器和接收器的使用可以减少I/O功率。由于仔细的长度匹配的路由减少时钟功率，可以实现具有每信号群集的转发的时钟并且不具有每针抗扭斜的简化计时。因此，本文描述的OP1架构以非常低的功率、面积和等待时间来提供芯片之间的高带宽。具有OP1的MCP提供产品、过程和管芯面积灵活性而没有显著的功率和面积开销。本文描述的OP1架构还可扩展为具有对于更低数据率的小波形因数移动应用的全ESD保护的紧密离散封装。可以在更高数据率使用多级(例如，Μ-PAM)信令以保持时钟频率低。
[0019]图1是具有至少两个芯片之间的封装上的输入/输出(OP1)接口的多芯片封装(MCP)的一个实施例的框图。图1的示例图示具有接口的两个芯片；然而，可以使用本文描述的技术来互连封装内的任何数量的芯片。
[0020]封装100可以是可包含多个集成电路芯片的任何类型的封装。在图1的示例中，封装100包含芯片120和芯片140。例如，这些芯片可以是处理器、存储器芯片、图形处理器等。
[0021]在一个实施例中，芯片120包含OP1传送器125和OP1接收器130。类似地，芯片140包含OP1传送器145和OP1接收器150。传送器125与接收器150耦合并且传送器145与接收器130耦合。
[0022]在一个实施例中，芯片120与芯片140之间的间隙175比较小。在一个实施例中，间隙175小于20 mm。在一个实施例中，间隙175小于10 mm。在一个实施例中，间隙175近似1.5 mm。在其它实施例中，间隙175可小于1.5 mm。一般而言，间隙175越小，在芯片之间可提供的带宽越大。
[0023]在一个实施例中，传送器125与接收器150之间的接口和传送器145与接收器130之间的接口是单端的相对高速的接口。在一个实施例中，接口是芯片120与芯片140之间的CMOS接口。在一个实施例中，传送器125和145是阻抗匹配的CMOS传送器并且不提供端接或均衡。在一个实施例中，传送器125和145是阻抗匹配的CMOS传送器并且提供非常弱的端接并且不提供均衡。
[0024]在一个实施例中，转发的时钟信号被传送用于信号群集。在一个实施例中，在传送器与接收器之间提供长度匹配的路由。在一个实施例中，为芯片120与140之间的接口提供最小静电释放(ESD)保护(低至70伏特)。
[0025]在一个实施例中，不具有接收器端接或具有弱的接收器端接并且不具有均衡的CMOS传送器和接收器的使用可以减少I/O功率。由于仔细的长度匹配的路由减少时钟功率，可以实现具有每信号群集的转发的时钟并且不具有每针抗扭斜的简化计时。因此，本文描述的架构以非常低功率、面积和等待时间来提供芯片之间的高带宽。
[0026]本文描述的架构还可扩展为具有更低数据率的小波形因数移动应用的全ESD保护的紧密离散封装。可以用更高数据率来使用多级(例如，M-PAM)信令以保持时钟频率低。
[0027]图2是物理层接口的一个实施例的图。图2的物理层接口可提供关于图1的上述接口。如上所述，芯片200和芯片250驻留在单个封装中并且物理上安置使得它们之间具有相对小的间隙。
[0028]图2的示例提供从芯片200到芯片250的传送。类似的物理层接口可用于从芯片250到芯片200的传送。图2的示例提供4:1的复用机制，对于某些实施例它是可选的并且可消除，或例如可基于与内部时钟信号相比的传送速度等来支持其它复用比率。
[0029]在一个实施例中，复用器210从4N个线路和F GHz时钟信号接收输入信号。在一个实施例中，由来自2F GHz锁相环(PLL) 220的时钟信号驱动复用器210。
[0030]在一个实施例中，也将来自2F GHz PLL220的信号提供到缓冲器235以在传送线路245上传送到芯片250。在一个实施例中，每N个数据信号的群集只发送一个这样的转发的时钟信号，其中N可以是一个或多个字节(例如，N=8、16、32个数据位)。复用器210将4N个信号复用到N个线路以提供到缓冲器230用于在传送线路240上传送到芯片250。
[0031]芯片250上的缓冲器260接收来自传送线路245的2F GHz时钟信号。类似地，缓冲器255在传送线路240上接收来自N个线路的信号。在一个实施例中，来自缓冲器260的2F GHz信号驱动数字锁定环(DLL) 280，DLL 280又驱动采样器270。
[0032]采样器270使用时钟的两个边缘将信号从接收自缓冲器255的N个线路锁存成具有2F GHz时钟信号的2N个线路，它们被发送到解复用器290 (解复用器290也由DLL 280驱动)。解复用器290恢复来自4N个线路的信号和原来由芯片200上的复用器210接收的F GHz时钟信号。因此，可将来自4N个线路的信号在传送线路240和245上从芯片200传送到芯片250。
[0033]图3是用于避免每针抗扭斜的长度匹配的路由的一个实施例的图。MCP中的紧密芯片组件可允许非常短的长度匹配的接口线路，所述接口线路使用单端I/o和计时电路来支持更高的带宽传送。具有最小凸起间距的高速的单端I/o接口减少凸起有限的硅面积，因此提供更加面积有效的接口。
[0034]本文描述的技术提供动态的非阻塞功率管理状态，其中写(或读)信道数据宽度是基于工作负载来调制以节省I/o功率。在一个实施例中，使用写信道的全宽度到半宽度调制；然而，在其它实施例中，可以利用不同的写信道宽度(例如