数据处理系统及其操作方法与流程

相关申请的交叉引用

本申请要求在2016年3月4日提交的申请号为10-2016-0026340的韩国专利申请的优先权，其全文通过引用并入本文。

本发明的示例性实施例总体涉及一种数据处理系统，且更特别地，涉及一种用于处理在多个存储器系统间交换的数据的数据处理系统，以及用于操作数据处理系统的方法。

背景技术：

计算机环境范例已经转变成可以随时随地使用的普适计算系统。由此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经快速增加。这些便携式电子装置通常使用具有作为用于存储数据的数据存储器的一个或多个半导体存储器装置的存储器系统。存储器系统可被用作便携式电子装置的主存储器装置或辅助存储器装置。

由于使用半导体存储器装置的存储器系统不具有活动部件，因此它们提供优良的稳定性、耐久性、高信息访问速度和低功耗。具有这些优点的存储器系统的示例包括通用串行总线(usb)存储器装置、具有各种接口的存储卡和固态驱动器(ssd)。

技术实现要素：

本发明的实施例涉及一种可更加稳定且快速地处理在多个存储器系统之中交换的数据的数据处理系统以及操作该数据处理系统的方法。

根据本发明的实施例，数据处理系统可包括：包括第一存储器装置和用于控制第一存储器装置的第一控制器的第一存储器系统；包括第二存储器装置的第二存储器系统；适于支持第一存储器系统通过第一连接方法与第二存储器系统联接的第一连接器；适于支持第二存储器系统通过第二连接方法与第一存储器系统联接的第二连接器；以及使第一存储器系统与第二存储器系统彼此联接的第三连接器。

第一连接器可以与第一存储器系统的主机联接，并且第一连接器可以包括第一端口，第一端口包括用于与第二存储器系统连接的多个第一引脚。

第二连接器可以包括第二端口，第二端口包括用于与第一存储器系统连接的多个第二引脚。

第一端口可以通过第一引脚与第二引脚之间的映射与第二端口联接，并且第一引脚可以通过第三连接器将信号传输至第二引脚/从第二引脚接收信号。

第一引脚的电力引脚、接地引脚、传输引脚、接收引脚、时钟引脚和重置引脚可以被映射到第二引脚的对应的电力引脚、接地引脚、传送引脚、接收引脚、时钟引脚和重置引脚。

当第一引脚的基准时钟引脚可以被映射到第二引脚的基准时钟引脚时，第一端口和第二端口被同步化。

第一连接器可以为高速外围组件互连(pcie)连接器。

第二连接器可以为通用串行总线(usb)连接器和外部高速非易失性存储器(nonvolatilememoryexpress，nvme)连接器中的至少一种。

第三连接器可以包括印刷电路板(pcb)图案或线缆，并且线缆可以为无源型(passive-type)线缆和有源型(active-type)线缆中的一种，其中有源型线缆包括有源集成电路(ic)。

第二连接器可以被插入至第一连接器中，并且第一存储器系统和第二存储器系统彼此联接。

第二存储器系统可以进一步包括：用于控制第二存储器装置的第二控制器。

根据本发明的另一实施例，一种操作数据处理系统的方法可以包括：通过传输连接器联接包括第一存储器装置和用于控制第一存储器装置的第一控制器的第一存储器系统与包括第二存储器装置的第二存储器系统；检查第一存储器系统的第一连接方法与第二存储器系统的第二连接方法；联接具有第一连接方法的第一连接器与具有第二连接方法的第二连接器；以及将存储在第一存储器系统中的数据传输至第二存储器系统，将存储在第二存储器系统中的数据传输至第一存储器系统，并处理从第一存储器系统和第二存储器系统传输的数据。

第一连接器可以与第一存储器系统的主机联接，并且第一连接器包括第一端口，第一端口包括用于与第二存储器系统连接的多个第一引脚。

第二连接器可以包括第二端口，第二端口包括用于与第一存储器系统连接的多个第二引脚。

联接具有第一连接方法的第一连接器与具有第二连接方法的第二连接器时，第一端口和第二端口可以通过第一引脚和第二引脚之间的映射彼此联接；并且在将存储在第一存储器系统中的数据传输至第二存储器系统，将存储在第二存储器系统中的数据传输至第一存储器系统以及处理从第一存储器系统和第二存储器系统传输的数据时，第一引脚和第二引脚可以通过传输连接器传输/接收信号。

第一引脚的电力引脚、接地引脚、传输引脚、接收引脚、时钟引脚和重置引脚可被映射到第二引脚的对应的电力引脚、接地引脚、传输引脚、接收引脚、时钟引脚和重置引脚。

当第一引脚的基准时钟引脚可以被映射到第二引脚的基准时钟引脚时，第一端口和第二端口被同步化。

第一连接器可以为高速外围组件互连(pcie)连接器。

第二连接器可以为通用串行总线(usb)连接器和外部高速非易失性存储器(nvme)连接器中的至少一种。

传输连接器可以包括印刷电路板(pcb)图案或线缆，并且线缆可以为无源型线缆和有源型线缆中的一种，有源型线缆包括有源集成电路(ic)。

附图说明

通过参照附图详细描述本发明的各种实施例，本发明的上述和其它特征及优势将变得对本发明所属领域技术人员更加显而易见，其中：

图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的简图。

图2是示出根据本发明的实施例的存储器装置的简图。

图3是示出根据本发明的实施例的存储器装置中的存储块的电路图。

图4至图11是示意性示出根据本发明的实施例的图2所示的存储器装置的各个方面的简图。

图12至图17概念性示出根据本发明的实施例的用于处理在多个存储器系统间交换的数据的数据处理系统。

图18是示出根据本发明的实施例的在数据处理系统中处理数据的操作的流程图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以不同的形式实现，而不应解释为限于本文中阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完整的，并将本发明全面地传达给本领域技术人员。

应理解，虽然术语“第一”、“第二”、“第三”等可在本文中用于描述各种元件，但是这些元件并不受这些术语的限制。这些术语用于区分一个元件与另一个元件。因此，在不背离本发明的精神和范围的情况下，下文所述的第一元件也可称为第二元件或第三元件。

附图不一定按比例绘制，在某些情况下，比例可能已经被放大以更清楚地示出实施例的各种元件。例如，在附图中，为了便于图示，可相对于实际尺寸和间隔放大元件的尺寸和元件间的间隔。

还将进一步理解的是，当元件被称作“连接至”或“联接至”另一元件时，它可以是直接在另一个元件上面、直接连接至或联接至另一个元件，或者可存在一个或多个中间元件。另外，还将理解的是，当元件被称作在两个元件“之间”时，它可以是所述两个元件之间的唯一元件，或者也可存在一个或多个中间元件。

本文使用的术语的目的仅在于描述具体实施例而并不旨在限制本发明。

如本文所用的，单数形式也旨在包括复数形式，除非上下文中另有清楚说明。

还将理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和“包含有”详细说明阐述元件的存在，而不排除一个或多个其它元件的存在或增加。如本文所使用的，术语“和/或”包括相关所列项目的一个或多个的任何和所有组合。

在以下描述中，阐述了大量具体细节以提供对本发明的彻底理解。本发明可被实施而无需这些具体细节的一些或全部。在其它实例下，为了避免不必要地混淆本发明，没有详细描述公知的过程结构和/或过程。

还应注意，在一些情况下，如将对相关领域技术人员显而易见的是，结合一个实施例所描述的特征或元件可单独使用或与另一实施例的其它特征或元件组合使用，除非另有特别说明。

下文将参照附图详细描述本发明的各种实施例。

遍及本公开，相似的附图标记在整个本发明的各种附图和实施例中指代相似的部件。

现在参照图1，根据本发明的实施例，提供数据处理系统100。数据处理系统100可包括主机102和存储器系统110。

主机102可以是或者包括任何合适的电子装置。例如，主机102可以是或者包括便携式电子装置，诸如，移动电话、mp3播放器、笔记本电脑等。主机102可包括非便携式电子装置，诸如，台式计算机、游戏机、电视(tv)、投影仪等。

存储器系统110可响应于来自主机102的请求存储待被主机102访问的数据。存储器系统110可用作主机102的主存储器系统或辅助存储器系统。根据主机接口的协议，可将存储器系统110实现为与主机102电联接。存储器系统110可包括一个或多个半导体存储器装置。例如，半导体存储器装置可以为易失性存储器装置。例如，半导体存储器装置可以是非易失性存储器装置。在一个实施例中，存储器系统110可以被实现为固态驱动器(ssd)、多媒体卡(mmc)、嵌入式mmc(emmc)、缩小尺寸的mmc(rs-mmc)和微型mmc、安全数字(sd)卡、迷你-sd和微型-sd、通用串行总线(usb)存储装置、通用闪速存储(ufs)装置、标准闪存(cf)卡、智能媒体(sm)卡、记忆棒等。

用于存储器系统110的存储装置可以是或者包括易失性存储器装置，诸如，动态随机存取存储器(dram)、静态随机存取存储器(sram)等。用于存储器系统110的存储装置可以是或者包括诸如只读存储器(rom)、掩模rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、铁电随机存取存储器(fram)、相变ram(pram)、磁阻ram(mram)、电阻式ram(rram))等的非易失性存储器装置。

存储器系统110可包括用于存储数据的存储器装置150和用于控制与存储器装置150和主机102的数据交换的控制器130。例如，在控制器130的控制下，可将从主机接收的数据存储在存储器装置150中。而且，存储器装置150中存储的数据可被主机102访问。

控制器130和存储器装置150可以集成到单个半导体装置中。例如，控制器130和存储器装置150可以集成到配置为固态驱动器(ssd)的半导体装置中。将存储器系统110配置为ssd通常可容许主机102的操作速度的显著提高。

控制器130和存储器装置150可以集成到配置为诸如以下的存储卡的半导体装置中：个人计算机存储卡国际协会(pcmcia)卡、标准闪存(cf)卡、智能媒体(sm)卡、记忆棒、多媒体卡(mmc)、rs-mmc和微型-mmc、安全数字(sd)卡、迷你-sd、微型-sd和sdhc、通用闪速存储(ufs)装置等。

存储器系统110可以是或者包括计算机、超移动pc(umpc)、工作站、上网本、个人数字助手(pda)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航装置、黑盒、数码相机、数字多媒体广播(dmb)播放器、三维(3d)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下发送信息并且接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、rfid装置、配置计算系统的各种构成元件中的一种等。

在写入操作期间，存储器装置150可存储由主机102提供的数据。在读取操作期间，存储器装置150可将存储的数据提供给主机102。可使用一个或多个存储器装置150。一个或多个存储器装置150可以基本相同。一个或多个存储器装置可以是不同的存储器装置。存储器装置150可包括一个或多个存储块152、154和156。存储块152、154和156中的每个存储块可包括多个页面。每个页面可包括与字线(wl)电联接的多个存储器单元。每个页面可包括与多个字线(wl)电联接的多个存储器单元。存储器单元可以是单位单元或多位单元。多个存储器单元可以二维阵列布置。多个存储器单元可以三维堆叠结构布置。存储器装置150可以是即使在电源中断或关闭时也能够保留存储的数据的非易失性存储器装置。根据实施例，存储器装置可以是闪速存储器。存储器装置可以为具有三维(3d)堆叠结构的闪速存储器装置。稍后将参照图2-图11描述具有三维(3d)堆叠结构的非易失性存储器装置150的实例。

控制器130可控制存储器装置150的所有操作，诸如读取操作、写入操作、编程操作和/或擦除操作。通常，控制器130可响应于来自主机102的请求而控制存储器装置150。例如，控制器130可响应于来自主机102的读取请求而将从存储器装置150读取的数据提供至主机102。而且，控制器130可响应于写入请求而将从主机102提供的数据存储至存储器装置150中。

可使用任何合适的控制器。例如，控制器130可包括主机接口单元132、处理器134、错误校正码(ecc)单元138、电源管理单元(pmu)140、nand闪速控制器(nfc)142和存储器144。

主机接口单元132可处理由主机102提供的命令和/或数据。主机接口单元132可通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci-e)、串列scsi(sas)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机系统接口(scsi)、增强型小型盘接口(esdi)、电子集成驱动器(ide)等。如可能需要的，主机接口单元132可包括适用于与主机102以及控制器130的其它组件通信的任何合适的电路、系统或装置。

ecc单元138可在读取操作期间检测并校正从存储器装置150读取的数据中的错误。可使用各种检测和校正技术。例如，如果由eec单元138检测的错误位的数目大于或等于可校正错误位的阈值数目，则ecc单元138可不校正错误位，并输出指示校正错误位失败的错误校正失败信号。

ecc单元138可基于任何合适的错误校正方案执行错误校正操作。例如，eec单元138可基于诸如低密度奇偶校验(ldpc)码、博斯-查德胡里-霍昆格母(bose-chaudhuri-hocquenghem，bch)码、turbo码、里德-所罗门(reed-solomon，rs)码、卷积码、递归系统码(rsc)、格码调制(tcm)、块编码调制(bcm)等的许多公知的编码调制方案中的编码调制方案来执行错误校正操作。ecc单元138可包括错误检测和校正操作所需的任何合适的电路、系统或装置。

pmu140可提供并管理用于控制器130的电力。例如，如可能需要的，pmu140可提供并管理用于控制器130的各种组件的电力。pmu140可包括任何合适的电路、系统和装置。

当存储器装置为闪速存储器时，nfc142是控制器和存储器装置150之间的存储器接口的实例。nfc142可用作控制机130和存储器装置150之间的存储器接口，以容许控制器130响应于来自主机102的请求而控制存储器装置150。例如，nfc142可生成用于存储器装置150的控制信号。例如nfc142可在处理器134的控制下处理数据。也可根据所使用的具体存储器装置使用任何其它合适的存储器接口。

存储器144可用作存储器系统110和控制器130的工作存储器，并存储用于驱动存储器系统110和控制器130的数据。例如，当控制器130控制存储器装置150的操作时，存储器144可存储控制器130和存储器装置150用于诸如读取、写入、编程和擦除操作的操作的数据。

存储器144可以是或包括易失性存储器。例如，存储器144可以是或包括静态随机存取存储器(sram)或动态随机存取存储器(dram)。如上所述，存储器144可以存储主机102和存储器装置150用于读取操作和/或写入操作的数据。存储器144可以是或包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可控制存储器系统110的操作。例如，处理器134可响应于来自主机102的写入请求而控制存储器装置150的写入操作。而且，处理器134可响应于来自主机102的读取请求而控制存储器装置150的读取操作。处理器134可驱动例如闪存转换层(ftl)的固件，以控制存储器系统110的一般操作。例如，处理器134可以是或包括微处理器、中央处理单元(cpu)等。可以使用任何合适的处理器。

控制器130还可包括其它单元。例如，管理单元(未示出)可被包括在处理器134中用于执行存储器装置150的坏块(badblock)管理。相应地，管理单元可发现包括在存储器装置150中的坏存储块，即，对于进一步使用处于不令人满意状况的存储块，并对坏存储块执行坏块管理操作。例如，当诸如nand闪速存储器的闪速存储器被用作存储器装置150时，在写入操作期间由于nand逻辑功能的固有特性而可能发生编程失败。在坏块管理期间，编程失败的存储块(例如坏存储块)的数据可被编程到新存储块中。由于编程失败导致的坏块可严重劣化存储器装置，尤其是具有3d堆叠结构的存储器装置，的利用效率，因而负面影响存储器系统110的可靠性。

图2是示出根据本发明的实施例的存储器装置150的简图。

参照图2，存储器装置150可包括多个存储块。例如，存储器装置150可包括第零块至第(n-1)块210-240，其中n是正整数。多个存储块210-240中的每个可包括多个页面。例如,多个存储块210-240中的每个可包括2^m个页面(2^m页面)，其中m是正整数。多个页面中的每个页面可包括多个字线(wl)电联接到其的多个存储器单元。应注意，可使用任何数目的合适的块且每块可使用任何数目的页面。

根据在每个存储器单元中可以储存或表达的位数，存储块可以为单层单元(slc)存储块和/或多层单元(mlc)存储块。slc存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储1位数据。mlc存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储多位数据(例如，两位数据或更多位数据)。可使用包括利用每个能够存储3位数据的存储器单元实施的多个页面的mlc存储块，该mlc存储块将被称作三层单元(tlc)存储块。

多个存储块210-240中的每个可在写入操作期间存储由主机102提供的数据，并可在读取操作期间将所存储的数据提供至主机102。

图3是示出根据本发明的实施例的存储器装置中的存储块的电路图。

参照图3，存储器装置150的存储块152可包括分别电联接到位线bl0至blm-1的多个单元串340。每个单元串340可以包括至少一个漏极选择晶体管dst以及至少一个源极选择晶体管sst。多个存储器单元或多个存储器单元晶体管mc0至mcn-1可以串联地电联接在选择晶体管dst与sst之间。各个存储器单元mc0至mcn-1可以由每个存储多个位的数据信息的多层单元(mlc)组成。存储器单元mc0至mcn-1可具有任何合适的结构。

在图3中，“dsl”表示漏极选择线，“ssl”表示源极选择线，“csl”表示共源线。

作为示例，图3示出了由nand闪速存储器单元配置的存储块152。然而，需要注意的是，存储块152不限于nand闪速存储器单元，而且在其它实施例中可由nor闪速存储器单元、具有组合的至少两种存储器单元的混合闪速存储器单元或具有内置在存储芯片中的控制器的nand闪速存储器单元来实现。而且，半导体装置的操作特性不仅可以应用到其中电荷存储层由导电浮栅配置的闪速存储器装置，还可以应用到其中电荷存储层由介电层配置的电荷捕获闪存(ctf)。

还需要注意的是，存储器装置150不限于仅闪速存储器装置。例如，存储器装置150可以是dram或sram装置。

根据操作模式，存储器装置150的电压发生器310可以产生待被供应至各个字线的诸如编程电压、读取电压或通过电压的电压。电压发生器310可生成待被供应至其中形成存储器单元的体材料(bulk)(例如阱区)的电压。电压发生器310可在控制电路(未示出)的控制下执行电压生成操作。电压发生器310可以生成多个可变的读取电压以生成多个读取数据。电压发生器310可以在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个，选择被选择的存储块的字线中的一个以及将字线电压提供至被选择的字线和未被选择的字线。

存储器装置150的读取/写入电路320可以由控制电路控制，并且可以根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储器单元阵列读取数据的读出放大器。而且，在编程操作期间，读取/写入电路320可以用作用于根据待被存储在存储器单元阵列中的数据来驱动位线的写入驱动器。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收待被写入在存储器单元阵列中的数据，并可以根据输入的数据驱动位线。为了这个目的，读取/写入电路320可以包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326。页面缓冲器322、324和326中的每一个可包括多个锁存器(未示出)。图4是示出根据本发明的实施例的包括在存储器装置150中的多个存储块的实例的框图。

如图4所示，存储器装置150可包括多个存储块blk0至blkn-1。存储块blk0至blkn-1中的每一个可以3d结构或垂直结构实现。各个存储块blk0至blkn-1可以包括在第一至第三方向(例如x轴方向、y轴方向和z轴方向)上延伸的多个结构。

各个存储块blk0至blkn-1可以包括在第二方向上延伸的多个nand串ns(图8)。多个nand串ns可以在第一方向和第三方向上设置。每一个nand串ns可以被电联接至位线bl、至少一个源极选择线ssl、至少一个接地选择线gsl、多个字线wl、至少一个虚拟字线dwl以及共源线csl。各个存储块blk0至blkn-1可以被电联接至多个位线bl、多个源极选择线ssl、多个接地选择线gsl、多个字线wl、多个虚拟字线dwl以及多个共源线csl。

图5是图4中所示的多个存储块blk0至blkn-1中的一个存储块blki的立体图。图6是图5中所示的存储块blki沿线i-i＇’＇截取的剖视图。

参照图5和图6，存储块blki可以包括在第一至第三方向上延伸的结构。

存储块blki可以包括衬底5111，衬底5111包括诸如掺杂有第一类型杂质的硅材料的半导体材料。在另一个实例中，衬底5111可以包括掺杂有p-型杂质的硅材料。衬底5111可以是p-型阱，例如，袋(pocket)p-阱。衬底51111可进一步包括环绕p-型阱的n-型阱。尽管在本发明的实施例中，衬底5111被例示为p-型硅，但要注意的是，衬底5111不限于p-型硅并且可使用其它合适的半导体材料。

在第一方向上延伸的多个掺杂区域5311至5314可以设置在衬底5111上方。掺杂区域5311至5314可以在第三方向上以一定间隔隔开。多个掺杂区域5311至5314可以包含不同于衬底5111中使用的杂质的类型的第二类型杂质。例如，多个掺杂区域5311至5314可以掺杂有n-型杂质。尽管在本发明的实施例中，第一至第四掺杂区域5311至5314被例示为n-型，但要注意的是，第一至第四掺杂区域5311至5314不限于n-型。

在第一和第二掺杂区域5311和5312之间的衬底5111上方的区域中，在第一方向上延伸的多个介电材料区域5112可以在第二方向上以一定间隔隔开。介电材料区域5112还可以在第二方向上与衬底5111分开预设距离。介电材料区域5112中的每个可以在第二方向上彼此分开预设距离。介电材料区域5112可以包括诸如二氧化硅的任何合适的介电材料。

在两个连续的掺杂区域之间，例如掺杂区域5311和5312之间，的衬底5111上方的区域中，多个柱状物5113在第一方向上以一定间隔隔开。多个柱状物5113在第二方向上延伸并可穿过介电材料区域5112以使它们与衬底5111电联接。每一柱状物5113可以包括一种或多种材料。例如，每一柱状物5113可包括内层5115和外表面层5114。表面层5114可以包括掺杂有杂质的掺杂硅材料。例如，表面层5114可包括掺杂有与衬底5111相同或相同类型的杂质的硅材料。尽管在本实施例中，表面层5114被例示为包括p-型硅，但表面层5114不限于p-型硅，并且技术人员可容易地想到其中衬底5111和柱状物5113的表面层5114可掺杂有n-型杂质的其它实施例。

每一柱状物5113的内层5115可以由介电材料形成。内层5115可以是或包括诸如二氧化硅的介电材料。

在第一和第二掺杂区域5311和5312之间的区域中，介电层5116可以沿着介电材料5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可以小于介电材料区域5112之间的距离的一半。换言之，不同于介电材料5112和介电层5116的材料的区域可以设置于(i)介电材料区域5112的第一介电材料的底面下方的介电层5116和(ii)设置于介电材料区域5112的第二介电材料的顶面上方的介电层5116之间。介电材料区域5112可位于第一介电材料下方。

在连续掺杂区域之间的区域中，诸如在第一和第二掺杂区域5311和5312之间的区域中，多个导电材料区域5211至5291可以被设置于介电层5116的暴露表面上方。在第一方向上延伸的多个导电材料区域可以在第二方向上以与多个介电材料区域5112交叉配置的方式以一定间隔隔开。介电层5116填充导电材料区域与介电材料区域5112之间的空间。例如，在第一方向上延伸的导电材料区域5211可以被设置于邻近衬底5111的介电材料区域5112与衬底5111之间。特别地，在第一方向上延伸的导电材料区域5211可以被设置于(i)设置于衬底5111上方的介电层5116和(ii)设置于邻近衬底5111的介电材料区域5112的底面下方的介电层5116之间。

在第一方向上延伸的导电材料区域5211至5291中的每个可以被设置于(i)设置在介电材料区域5112中的一个的顶面上方的介电层5116和(ii)设置在下一个介电材料区域5112的底面下方的介电层5116之间。在第一方向上延伸的导电材料区域5221至5281可以被设置于介电材料区域5112之间。在第一方向上延伸的顶部导电材料区域5291可以被设置于最上介电材料5112上方。在第一方向上延伸的导电材料区域5211至5291可以由金属材料制成或者可以包括金属材料。在第一方向上延伸的导电材料区域5211至5291可以由诸如多晶硅的导电材料制成或者可以包括诸如多晶硅的导电材料。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与在第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第二和第三掺杂区域5312和5313之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序地布置在第一方向上且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置于多个介电材料区域5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料区域5212至5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第三和第四掺杂区域5313和5314之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序地布置在第一方向上且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置于多个介电材料区域5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料区域5213至5293。

漏极5320可以分别设置于多个柱状物5113上方。例如，漏极5320可由掺杂有第二类型杂质的硅材料制成。漏极5320可以由掺杂有n-型杂质的硅材料制成。尽管为了方便说明起见，漏极5320被例示为包括n-型硅，但要注意的是，漏极5320不限于n-型硅。每一漏极5320的宽度可以大于每一对应的柱状物5113的宽度。例如，每一漏极5320可以焊盘的形状设置于每一对应的柱状物5113的顶面上方。

在第三方向上延伸的导电材料区域5331至5333可以设置于漏极5320上方。导电材料区域5331至5333中的每个可以在顺序地在第三方向上布置的漏极5320上方并在第三方向上延伸。在第三方向上延伸的多个导电材料区域5331至5333可以在第一方向上彼此隔开预设分隔距离。各导电材料区域5331至5333可以与其下方的各漏极5320电联接。漏极5320和在第三方向上延伸的导电材料区域5331至5333可以通过接触插塞被电联接。在第三方向上延伸的导电材料区域5331至5333可以由金属材料制成。在第三方向上延伸的导电材料区域5331至5333可以由诸如多晶硅的导电材料制成。

在图5和图6中，各柱状物5113可以与介电层5116和在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成串。各柱状物5113可以与介电层5116和在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成nand串ns。每一nand串ns可以包括多个晶体管结构ts。

现在参照图7，在图6中所示的晶体管结构ts中，介电层5116可以包括第一至第三子介电层5117、5118和5119。

在柱状物5113的每个中的p-型硅的表面层5114可以用作主体。邻近柱状物5113的第一子介电层5117可以用作遂穿介电层，以及可以包括热氧化层。

第二子介电层5118可以用作电荷存储层。第二子介电层5118可以用作电荷捕获层，且可以包括氮化物层或诸如氧化铝层、二氧化铪层等的金属氧化物层。

邻近导电材料5233的第三子介电层5119可以用作阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可以形成为单层或多层。第三子介电层5119可以是介电常数大于第一和第二子介电层5117和5118的诸如氧化铝层、二氧化铪层等的高k介电层。

导电材料5233可以用作栅或控制栅。例如，栅或控制栅5233、阻断介电层5119、电荷存储层5118、遂穿介电层5117和主体5114可以形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可以形成氧化物-氮化物-氧化物(ono)结构。在实施例中，为了方便说明起见，每一柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块blki可以包括多个柱状物5113。例如，存储块blki可以包括多个nand串ns。具体地，存储块blki可以包括在第二方向或垂直于衬底5111的方向上延伸的多个nand串ns。

每一nand串ns可以包括在第二方向上设置的多个晶体管结构ts。每一nand串ns的多个晶体管结构ts中的至少一个可以用作串源极晶体管sst。每一nand串ns的多个晶体管结构ts中的至少一个可以用作接地选择晶体管gst。

栅或控制栅可以对应于在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293。例如，栅或控制栅可以在第一方向上延伸并形成字线和至少两个选择线，所述至少两个选择线包括至少一个源极选择线ssl以及至少一个接地选择线gsl。

在第三方向上延伸的导电材料区域5331至5333可以被电联接至nand串ns的一端。在第三方向上延伸的导电材料区域5331至5333可以用作位线bl。例如，在一个存储块blki中，多个nand串ns可以被电联接至一个位线bl。

在第一方向上延伸的第二类型掺杂区域5311至5314可以被设置于nand串ns的其它端。在第一方向上延伸的第二类型掺杂区域5311至5314可以用作共源线csl。

例如，存储块blki可以包括在垂直于衬底5111的方向例如第二方向上延伸的多个nand串ns，并且可以用作其中多个nand串ns被电联接至一个位线bl的例如电荷捕获型存储器的nand闪速存储块。

尽管在图5至图7中示出在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293被设置为九(9)层，但要注意的是，在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293并不限于此。例如，在第一方向上延伸的导电材料区域可以八(8)层、十六(16)层或任意多层设置。例如，在一个nand串ns中，晶体管的数量可以是8个、16个或更多个。

尽管在图5至图7中示出三(3)个nand串ns被电联接至一个位线bl，但要注意的是，实施例并不限于此。在存储块blki中，m个nand串ns可以被电联接至一个位线bl，m为正整数。第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293的数量和共源线5311至5314的数量可根据被电联接至一个位线bl的nand串ns的数量而变化。

进一步地，尽管图5至图7示出三(3)个nand串ns被电联接至在第一方向上延伸的一个导电材料，但要注意的是，实施例并不限于此。例如，n个nand串ns可以被电联接至在第一方向上延伸的一个导电材料，n为正整数。位线5331至5333的数量可根据被电联接至在第一方向上延伸的一个导电材料的nand串ns的数量而变化。

参照图8，在具有第一结构的块blki中，多个nand串ns11至ns31可以被设置于第一位线bl1和共源线csl之间。第一位线bl1可以对应于在第三方向上延伸的图5和图6的导电材料区域5331。nand串ns12至ns32可以被设置于第二位线bl2和共源线csl之间。第二位线bl2可以对应于在第三方向上延伸的图5和图6的导电材料区域5332。nand串ns13至ns33可以被设置于第三位线bl3和共源线csl之间。第三位线bl3可以对应于在第三方向上延伸的图5和图6的导电材料区域5333。

每一nand串ns的源极选择晶体管sst可以被电联接至对应的位线bl。每一nand串ns的接地选择晶体管gst可以被电联接至共源线csl。存储器单元mc1和mc6可以被设置于每一nand串ns的源极选择晶体管sst和接地选择晶体管gst之间。

在该实例中，nand串ns可以通过行和列的单元定义。被电联接至一个位线的nand串ns可以形成一列。被电联接至第一位线bl1的nand串ns11至ns31可以对应于第一列。被电联接至第二位线bl2的nand串ns12至ns32可以对应于第二列。被电联接至第三位线bl3的nand串ns13至ns33可以对应于第三列。被电联接至一个源极选择线ssl的nand串ns可以形成一行。被电联接至第一源极选择线ssl1的nand串ns11至ns13可以形成第一行。被电联接至第二源极选择线ssl2的nand串ns21至ns23可以形成第二行。被电联接至第三源极选择线ssl3的nand串ns31至ns33可以形成第三行。

在每一nand串ns中，高度可以被定义。在每一nand串ns中，邻近接地选择晶体管gst的存储器单元mc1的高度可以具有例如值“1”。在每一nand串ns中，当从衬底5111开始测量时，存储器单元的高度可以随着存储器单元靠近源极选择晶体管sst而增加。例如，在每一nand串ns中，邻近源极选择晶体管sst的存储器单元mc6的高度可以具有例如值“7”。

在相同行中布置的nand串ns的源极选择晶体管sst可以共享源极选择线ssl。在不同行中布置的nand串ns的源极选择晶体管sst可以分别地电联接至不同的源极选择线ssl1、ssl2和ssl3。

在相同行中的nand串ns中的相同高度处的存储器单元可以共享字线wl。例如，在相同的高度处，被电联接至不同行中的nand串ns的存储器单元mc的字线wl可以彼此电联接。在相同行的nand串ns中的相同高度处的虚拟存储器单元dmc可以共享虚拟字线dwl。例如，在相同高度或水平处，被电联接至不同行中的nand串ns的虚拟存储器单元dmc的虚拟字线dwl可以彼此电联接。

对于可以设置在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293的层的每个，位于相同水平或高度或层处的字线wl或虚拟字线dwl可以彼此电联接。在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293可以通过接触部被共同地电联接至上层。换言之，在相同行中的nand串ns的接地选择晶体管gst可以共享接地选择线gsl。进一步地，在不同行中的nand串ns的接地选择晶体管gst可以共享接地选择线gsl。例如，nand串ns11至ns13、ns21至ns23和ns31至ns33可以被共同地电联接至接地选择线gsl。

共源线csl可以被共同地电联接至nand串ns。在衬底5111上方的有源区域上方，第一至第四掺杂区域5311至5314可以被电联接。第一至第四掺杂区域5311至5314可以通过接触部被共同电联接至上层。

例如，如图8中所示，相同高度或水平的字线wl可以彼此电联接。因此，当在某个高度处的字线wl被选择时，被电联接至所选择的字线wl的全部nand串ns可以被选择。在不同行中的nand串ns可以被电联接至不同的源极选择线ssl。因此，在被电联接至相同的字线wl的nand串ns中，通过选择源极选择线ssl1至ssl3中的一个，在未被选择的行中的nand串ns可与位线bl1至bl3电隔离。换言之，通过选择源极选择线ssl1至ssl3中的一个，在与被选择的源极线相同的行中布置的nand串ns可以被选择。此外，通过选择位线bl1至bl3中的一个，在与被选择的位线相同的列中布置的nand串ns可以被选择。因此，只有在与被选择的源极线相同的行和与被选择的位线相同的列中布置的nand串ns可以被选择。

在每一nand串ns中，可设置虚拟存储器单元dmc。例如，在图8中，虚拟存储器单元dmc可以设置于每一nand串ns中的第三存储器单元mc3和第四存储器单元mc4之间。例如，第一至第三存储器单元mc1至mc3可以被设置于虚拟存储器单元dmc和接地选择晶体管gst之间。第四至第六存储器单元mc4至mc6可以被设置于虚拟存储器单元dmc和源极选择晶体管sst之间。每一nand串ns的存储器单元mc可以通过虚拟存储器单元dmc被划分成两(2)个存储器单元组。在被划分的存储器单元组中，邻近接地选择晶体管gst的存储器单元例如mc1至mc3可以被称为下部存储器单元组，并且邻近串选择晶体管sst的剩余存储器单元例如mc4至mc6可以被称为上部存储器单元组。

在下文中，将参照图9至图11做出详细说明，图9至图11示出根据用不同于第一结构的三维(3d)非易失性存储器装置来实施的实施例的存储器系统中的存储器装置。

图9为示意性示出用不同于上文参照图5至图8描述的第一结构的三维(3d)非易失性存储器装置来实施的存储器装置以及示出图4的多个存储块中的存储块blkj的立体图。图10是示出沿图9的线vii-vii＇截取的存储块blkj的剖视图。

参照图9和图10，存储块blkj可以包括在第一至第三方向上延伸的结构并且可包括衬底6311。衬底6311可以包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有p-型杂质的硅材料。衬底6311可以是p-型阱，例如，袋p-阱。衬底6311可进一步包括围绕p-型阱的n-型阱。虽然在所描述的实施例中，衬底6311被例示为p-型硅，但要注意的是，衬底6311不限于p-型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料区域6321至6324被设置于衬底6311上方。第一至第四导电材料区域6321至6324可以在z轴方向上隔开预设距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料区域6325至6328可以被设置于衬底6311上方。第五至第八导电材料区域6325至6328可以在z轴方向上隔开预设距离。第五至第八导电材料区域6325至6328可以在y轴方向上与第一至第四导电材料区域6321至6324隔开。

可以设置穿过第一至第四导电材料区域6321至6324的多个下部柱状物dp。每一个下部柱状物dp可在z轴方向上延伸。而且，可设置穿过第五至第八导电材料区域6325至6328的多个上部柱状物up。每一个上部柱状物up可在z轴方向上延伸。

下部柱状物dp和上部柱状物up中的每一个可以包括内部材料6361、中间层6362以及表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻断介电层、电荷存储层和遂穿介电层。

下部柱状物dp和上部柱状物up可以通过管栅pg彼此电联接。管栅pg可以被设置在衬底6311中。例如，管栅pg可以包括与下部柱状物dp和上部柱状物up相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可以被设置在下部柱状物dp上方。例如，第二类型的掺杂材料6312可以包括n-型硅材料。第二类型的掺杂材料6312可以用作共源线csl。

漏极6340可以被设置在上部柱状物up上方。漏极6340可以包括n-型硅材料。在y轴方向上延伸的第一和第二上部导电材料区域6351和6352可以被设置在漏极6340上方。

第一和第二上部导电材料区域6351和6352可以沿x轴方向分开。第一和第二上部导电材料区域6351和6352可以由金属形成。第一和第二上部导电材料区域6351和6352和漏极6340可以通过接触插塞彼此电联接。第一和第二上部导电材料区域6351和6352可分别用作第一和第二位线bl1和bl2。

第一导电材料6321可以用作源极选择线ssl。第二导电材料6322可以用作第一虚拟字线dwl1。第三和第四导电材料区域6323和6324可分别用作第一和第二主字线mwl1和mwl2。第五和第六导电材料区域6325和6326可分别用作第三和第四主字线mwl3和mwl4。第七导电材料6327可以用作第二虚拟字线dwl2。第八导电材料6328可以用作漏极选择线dsl。

下部柱状物dp和邻近下部柱状物dp的第一至第四导电材料区域6321至6324可形成下部串。上部柱状物up和邻近上部柱状物up的第五至第八导电材料区域6325至6328可形成上部串。下部串和上部串可以通过管栅pg彼此电联接。下部串的一端可以被电联接至用作共源线csl的第二类型的掺杂材料6312。上部串的一端可以通过漏极6340被电联接至对应的位线。一个下部串和一个上部串可形成一个单元串，该单元串被电联接在用作共源线csl的掺杂材料6312与用作位线bl的上部导电材料层6351和6352中的对应的一个之间。

例如，下部串可以包括源极选择晶体管sst、第一虚拟存储器单元dmc1及第一和第二主存储器单元mmc1和mmc2。上部串可以包括第三和第四主存储器单元mmc3和mmc4、第二虚拟存储器单元dmc2及漏极选择晶体管dst。

在图9和图10中，上部串和下部串可形成nand串ns。nand串ns可以包括多个晶体管结构ts。因为上文参照图7详细地说明了包括在图9和图10中的nand串ns中的晶体管结构，因此在此将省略其详细说明。

图11是示出如上文参照图9和图10所述的具有第二结构的存储块blkj的等效电路的电路图。为方便起见，仅示出在第二结构的存储块blkj中形成一对的第一串st1和第二串st2。

参照图11，在具有第二结构的存储块blkj中，可以定义多个对的方式设置多个单元串，多个单元串中的每一个用如上文参照图9和图10所述的通过管栅pg电联接的一个上部串和一个下部串来实现。

例如，在具有第二结构的存储块blkj中，沿着第一沟道ch1(未示出)堆叠的存储器单元cg0至cg31，例如至少一个源极选择栅ssg1和至少一个漏极选择栅dsg1可以形成第一串st1，以及沿着第二沟道ch2(未示出)堆叠的存储器单元cg0至cg31，例如至少一个源极选择栅ssg2和至少一个漏极选择栅dsg2可以形成第二串st2。

第一和第二串st1和st2可以被电联接至相同的漏极选择线dsl和相同的源极选择线ssl。第一串st1可以被电联接至第一位线bl1。第二串st2可以被电联接至第二位线bl2。尽管图11示出第一串st1和第二串st2被电联接至相同的漏极选择线dsl和相同的源极选择线ssl，但可以想到第一串st1和第二串st2可以被电联接至相同的源极选择线ssl和相同的位线bl，第一串st1可以被电联接至第一漏极选择线dsl1且第二串st2可以被电联接至第二漏极选择线dsl2。进一步地，可以想到第一串st1和第二串st2可以被电联接至相同的漏极选择线dsl和相同的位线bl，第一串st1可以被电联接至第一源极选择线ssl1且第二串st2可以被电联接至第二源极选择线ssl2。以下，详细描述根据本发明的实施例的在数据处理系统中的多个存储器系统之间执行的数据处理。例如，描述在用于执行数据读取/写入操作的多个存储器系统之中执行的数据传输/接收操作。

图12至图17概念性示出根据本发明的实施例的用于处理在多个存储器系统之中交换的数据的数据处理系统。为了说明的目的，描述在读取/写入操作期间，在包括参照图1描述的存储器系统110的数据处理系统中的多个存储器系统之中处理数据的操作。换言之，描述当在包括多个存储器系统的数据处理系统中的第一存储器系统和第二存储器系统之间执行读取/写入操作时，在第一存储器系统和第二存储器系统之间传输/接收数据的操作。

下文，为了说明的目的，以下情况被描述为示例：第一存储器系统与第二存储器系统联接，其中存储在第一存储器系统中的数据被传输至第二存储器系统，而且，存储在第二存储器系统中的数据被传输至第一存储器系统。而且，在相同的实例中，在第一存储器系统和第二存储器系统中分别且单独地处理被传输至第一存储器系统和第二存储器系统的数据。进一步地，在所示出的实施例中，与主机102联接以实现图1中的数据处理系统(或计算机系统)的第一存储器系统还与第二存储器系统联接。第二存储器系统可以是图1中的用作数据处理系统(例如计算机系统)的外部装置的存储器装置150。在另一个实例中，第二存储器系统可包括图1的存储器装置150和控制器130两者。可在第一存储器系统和第二存储器系统之间传输/接收数据。

根据本发明的实施例的数据处理系统可通过包括利用控制器130和存储器装置150实现的第一存储器系统和与第一存储器系统联接的主机102被实现为计算机系统。而且，第一存储器系统可与为计算机系统外部装置的第二存储器系统联接，并且可以通过传输至第二存储器系统/从第二存储器系统接收来处理数据。在本申请中，与第一存储器系统联接的主机102可以包括用于有效联接主机与第二存储器系统的连接器，而第二存储器系统可包括用于联接第二存储器系统与第一存储器系统的连接器。第一存储器系统的连接器可以通过适于第一存储器系统和第二存储器系统的对应连接方案与第二存储器系统的连接器联接，并且第一存储器系统和第二存储器系统通过传输/接收数据来处理数据。

在本申请中，如上所述，根据本发明的实施例的情况是第一存储器系统包括图1示出的存储器装置150和控制器130并且第一存储器系统与主机102联接以实现数据处理系统。下文，为了说明的目的，为数据处理系统的计算机系统中包括第一存储器系统的情况被作为示例描述。第二存储器系统可利用图1示出的存储器装置150或存储器装置150和控制器130两者来实现。第二存储器系统可与第一存储器系统一起与主机102联接以形成数据处理系统。所实现的第二存储器系统可以为利用第一存储器系统实现的计算机系统的外部装置。在本申请中，第二存储器系统可包括在与包含第一存储器系统的数据处理系统不同的另一个数据处理系统中。换言之，第二存储器系统可包括在与包括第一存储器系统的计算机系统不同的另一个计算机系统中。

在以下本发明的实施例中，详细描述以下情况：与主机102联接且实现图1所示的计算机系统的第一存储器系统与利用如图1所示的存储器装置150单独实现的或利用如图1所示的存储器装置150和控制器130两者实现的第二存储器系统联接，并且数据在第一存储器系统和第二存储器系统之间被传输/接收。

现在参照图12，数据处理系统包括第一存储器系统1200和第二存储器系统1250。第一存储器系统1200包括存储器装置150和控制器130(见图1)并且与主机102联接。第二存储器系统1250可包括存储器装置150，或者可包括存储器装置150和控制器130。第二存储器系统1250还与主机102联接。在数据处理系统中，与主机102联接的第一存储器系统1200还包括用于与第二存储器系统1250联接的第一连接器1210。第二存储器系统1250包括用于与第一存储器系统1200联接的第二连接器1260。数据处理系统包括用于连接第一存储器系统1200的第一连接器1210与第二存储器系统1250的第二连接器1260的第三连接器1290。

举一个例子，第一存储器系统1200包括图1中示出的存储器装置150和控制器130并且第一存储器系统1200与主机102联接来实现计算机系统。第一存储器系统1200包括用于与第二存储器系统1250连接的第一连接器1210。在该实例中，第一存储器系统1200通过第一方法与为计算机系统的外部装置的第二存储器系统1250联接，第一方法可以是高速外围组件互连(pcie)。换言之，第一存储器系统1200的第一连接器1210通过第一方法与为外部装置的第二存储器系统1250联接。第一连接器1210包括第一端口1220，其支持通过第一方法的第一存储器系统1200与第二存储器系统1250之间的连接，并使第一存储器系统1200和第二存储器系统1250彼此连接。第一端口1220包括用于将数据传输至第二存储器系统1250/从第二存储器系统1250接收数据的多个第一引脚(pin)1222、1224、1226、1228和1230，所述第二存储器系统1250通过第一方法与第一存储器系统1200联接。

第二存储器系统1250是计算机系统的外部装置，所述计算机系统包括第一存储器系统1200。第二存储器系统1250可以利用图1示出的存储器装置150单独实现或利用图1示出的存储器装置150和控制器130两者来实现。第二存储器系统1250包括用于与第一存储器系统1200连接的第二连接器1260。在本申请中，第二存储器系统1250通过第二方法与计算机系统联接。换言之，包括在第二存储器系统1250中的第二连接器1260通过第二方法与计算机系统的第一存储器系统1200联接，第二方法可以是通用串行总线(usb)。第二连接器1260包括第二端口1270，第二端口1270包括用于通过第二方法将数据传输至第一存储器系统1200/从第一存储器系统1200接收数据的多个第二引脚1272、1274、1276、1278和1280。而且，由于第二存储器系统1250通过usb与计算机系统联接，因此包括在第二存储器系统1250中的、是存储器装置的数据存储装置可以是usb存储器装置。

而且，联接第一存储器系统1200的第一连接器1210与第二存储器系统1250的第二连接器1260的第三连接器1290联接第一连接器1210的第一端口1220与第二连接器1260的第二端口1270，其中第一连接器1210通过为pcie的第一方法与外部装置联接，第二连接器1260通过为usb的第二方法与计算机系统的第一存储器系统1200联接。在本申请中，第三连接器1290为第一连接器1210的第一端口1220中包括的第一引脚1222、1224、1226、1228和1230与第二连接器1260的第二端口1270中包括的第二引脚1272、1274、1276、1278和1280之间传输/接收的数据提供通道。在本申请中，第三连接器1290将第一引脚1222、1224、1226、1228和1230分别映射至相应的第二引脚1272、1274、1276、1278和1280并将第一引脚1222、1224、1226、1228和1230分别与相应的第二引脚1272、1274、1276、1278和1280联接。

例如，当第一存储器系统1200的第一连接器1210是pcie连接器时，第一端口1220包括用于通过pcie与为第二存储器系统1250的外部装置连接的第一引脚1222、1224、1226、1228和1230。在本申请中，为pcie连接器的第一连接器1210的第一端口1220可以包括多个第一引脚1222、1224、1226、1228和1230，如至少9个引脚：用于接地连接的两个接地引脚gnd；用于电源的一个电力引脚；用于信号接收的两个接收引脚rx-和rx+；用于信号传输的两个传输引脚tx-和tx+；用于连接和访问重置的一个重置引脚perst#；以及用于请求时钟的时钟请求引脚clkreq#。第一端口1220可以进一步包括两个基准时钟引脚refclk-和refclk+和一个附加的接地引脚gnd。

在本申请中，第一存储器系统1200可以通过为pcie连接器的第一连接器1210的第一端口1220传输数据。例如，第一存储器系统1200可以通过为pcie连接器的第一连接器1210的第一端口1220以约8gbps的数据速率传输数据。而且，第一连接器1210的第一引脚1222、1224、1226、...1228和1230可以包括18个引脚(以下称为引脚a1至a18)或36个引脚(以下称为引脚a1至a18和b1至b18)。第一连接器1210(例如，pcie连接器)的第一端口1220的引脚中的至少一些可被映射至第二连接器1260的第二端口1270的相应引脚并与第二连接器1260的第二端口1270的相应引脚联接，其中第二连接器1260可以是usb连接器或外部高速非易失性存储器(nvme)连接器。

当第二存储器系统1250的第二连接器1260为usb连接器时，如上所述，第二端口1270包括用于与第一存储器系统1200连接的第二引脚1272、1274、1276、1278和1280。例如，为usb连接器的第二连接器1260的第二端口1270可以包括第二引脚1272、1274、1276、1278和1280，如至少9个引脚c1至c9：两个接地引脚gnd、用于电源的电力引脚、用于接收信号的两个接收引脚rx-和rx+、用于传输信号的两个传输引脚tx-和tx+、用于重置连接的重置引脚perst#以及用于请求时钟的时钟请求引脚clkreq#。

第二存储器系统1250可通过第二连接器1260的第二端口1270传输数据。例如，当第二连接器1260为usb连接器时，第二存储器系统1250可以通过第二连接器1260的第二端口1270以约5gbps的数据速率传输数据。而且，当第二连接器为usb连接器时，第二连接器1260的第二端口1270和第一pcie连接器1210的第一端口1220可以通过具有独立扩展频谱时钟架构(independentspreadspectrumclockingarchitecture，sris)的分离式基准时钟彼此同步，可通过第三连接器1290联接并且彼此之间传输/接收数据。

例如，当第一连接器1210为pcie连接器且第二连接器1260为usb连接器时，可以进行以下引脚连接：第一连接器1210的第一端口1220的电力引脚a2、a3、a9和a10可与电力引脚c1联接，其中电力引脚c1是第二连接器1260的第二端口1270的第一引脚；第一连接器1210的第一端口1220的时钟请求引脚可以与时钟请求引脚c2联接，其中时钟请求引脚c2是第二连接器1260的第二端口1270的第二引脚；第一连接器1210的第一端口1220的重置引脚a11可以与重置引脚c3联接，其中重置引脚c3是第二连接器1260的第二端口1270的第三引脚；第一连接器1210的第一端口1220的接地引脚a4、a12、a15、a18、b4、b7、b13、b16和b18可以与接地引脚c4和c7联接，其中接地引脚c4和c7是第二连接器1260的第二端口1270的第四和第七引脚；第一连接器1210的第一端口1220的传输引脚b14和b15可以与传输引脚c5和c6联接，其中传输引脚c5和c6是第二连接器1260的第二端口1270的第五和第六引脚；以及第一连接器1210的第一端口1220的接收引脚a16和a17可以与接收引脚c8和c9联接，其中接收引脚c8和c9是第二连接器1260的第二端口1270的第八和第九引脚。第一连接器1210的第一端口1220的基准时钟引脚a1和a14以及其它引脚a1、a5、a6、a7、a8、b5、b6、b9、b10、b11、b12和b17不与第二连接器1260的第二端口1270联接。

当第二存储器系统1250的第二连接器1260为可以是外部nvme连接器的外部存储器装置时，上文描述的第二端口1270包括用于与第一存储器系统1200连接的第二引脚1272、1274、1276、1278和1280。例如，为外部nvme连接器的第二连接器1260的第二端口1270可以包括多个第二引脚1272、1274、1276、1278和1280，例如包括以下的至少12个引脚d1至d12：用于接地连接的3个接地引脚gnd引脚、用于电源的一个电力引脚、用于接收信号的两个接收引脚rx-和rx+、用于传输信号的两个传输引脚tx-和tx+、用于重置连接的一个重置引脚perst#、用于请求时钟的一个时钟请求引脚clkreq#以及用于与基准时钟连接的两个基准时钟refclk-和refclk+。

当第二连接器1260为外部nvme连接器时，存储器系统1250可通过第二端口1270近似以约8gbps的数据速率来传输数据。而且，为外部nvme连接器的第二连接器1260的第二端口1270与为pcie连接器的第一连接器1210的第一端口1220可通过基准时钟refclk-和refclk+同步，可通过第三连接器1290联接并且彼此之间传输/接收数据。

例如，更具体地，当第一连接器1210是pcie连接器且第二连接器是外部nvme连接器时，可以进行以下引脚连接：第一连接器1210的第一端口1220的电力引脚a2、a3、a9和a10可与电力引脚d1联接，其中电力引脚d1是第二连接器1260的第二端口1270的第一引脚；第一连接器1210的第一端口1220的时钟请求引脚可以与时钟请求引脚d2联接，其中时钟请求引脚d2是第二连接器1260的第二端口1270的第二引脚；第一连接器1210的第一端口1220的重置引脚a11可以与重置引脚d3联接，其中重置引脚d3是第二连接器1260的第二端口1270的第三引脚；第一连接器1210的第一端口1220的接地引脚a4、a12、a15、a18、b4、b7、b13、b16和b18可以与接地引脚d4、d7和d10联接，其中接地引脚d4、d7和d10是第二连接器1260的第二端口1270的第四引脚、第七引脚和第十引脚；第一连接器1210的第一端口1220的基准时钟引脚a13和a14可以与基准时钟引脚d5和d6联接，其中基准时钟引脚d5和d6是第二连接器1260的第二端口1270的第五和第六引脚；第一连接器1210的第一端口1220的传输引脚b14和b15可以与传输引脚d8和d9联接，其中传输引脚d8和d9是第二连接器1260的第二端口1270的第八和第九引脚；以及第一连接器1210的第一端口1220的接收引脚a16和a17可以与接收引脚d11和d12联接，其中接收引脚d11和d12是第二连接器1260的第二端口1270的第十一和第十二引脚。第一连接器1210的第一端口1220的其它引脚a1、a5、a6、a7、a8、b5、b6、b9、b10、b11、b12和b17不与第二连接器1260的第二端口1270联接。

例如，在实施例中，第一连接器1210的第一端口1220的电力引脚a2、a3、a9、a10、b2、b3、b9和b10与第二连接器1260的第二端口1270的对应电力引脚c1和d1联接。而且，第一连接器1210的第一端口1220的时钟请求引脚与第二连接器1260的第二端口1270的电力引脚c2和d2联接。第一连接器1210的第一端口1220的接地引脚a4、a12、a15、a18、b4、b7、b13、b16和b18与第二连接器1260的第二端口1270的接地引脚c4、c7、d4、d7和d10联接。第一连接器1210的第一端口1220的重置引脚a11与第二连接器1260的第二端口1270的重置引脚c3和d3联接。第一连接器1210的第一端口1220的基准时钟引脚a13和a14与第二连接器1260的第二端口1270的基准时钟引脚d5和d6联接。第一连接器1210的第一端口1220的传输引脚b14和b15与第二连接器1260的第二端口1270的传输引脚c5、c6、d8和d9联接。第一连接器1210的第一端口1220的接收引脚a16和a17与第二连接器1260的第二端口1270的接收引脚c8、c9、d11和d12联接。第一连接器1210的第一端口1220的其它引脚a1、a5、a6、a7、a8、b5、b6、b9、b10、b11、b12和b17不与第二连接器1260的第二端口1270联接。

在图13示出的根据本发明的实施例的数据处理系统中，包括在第一存储器系统的第一连接器中的第一端口1310和包括在第二存储器系统的第二连接器中的第二端口1360在预定板1300上实施，并且它们通过包括印刷电路板(pcb)图案1350的第三连接器彼此联接以在两者之间传输/接收数据。

而且，在图14示出的根据本发明的实施例的数据处理系统中，包括在第一存储器系统的第一连接器中的第一端口1410和包括在第二存储器系统的第二连接器中的第二端口1460在预定板1400上实施。它们通过包括线缆1450的第三连接器彼此联接以在两者之间传输/接收数据。

在图15示出的根据本发明的实施例的数据处理系统中，第一存储器系统的第一连接器1510被实施为插头的形式，并且如上所述，第一端口的引脚被映射到第二端口的引脚。第一连接器1510可通过包括无源型线缆1550的第三连接器与第二连接器1560联接。

在图16示出的根据本发明的实施例的数据处理系统中，第一存储器系统的第一连接器1610被实施为插头的形式，并且如上所述，第一端口的引脚被映射到第二端口的引脚。第一连接器1610可通过第三连接器与第二连接器1660联接，其中第三连接器包括在有源集成电路(ic)1655中执行映射的有源型线缆1650。

在图17示出的根据本发明的实施例的数据处理系统中，第二存储器系统1750的第二连接器1760(例如usb连接器)可以插入至第一存储器系统1700的第一连接器1710中。第一连接器1710与第二连接器1760可以彼此联接。

下文，参照图18详细描述根据本发明的实施例的处理数据的操作。

图18是示出根据本发明的实施例的数据处理系统中处理数据的操作的流程图。

参照图18，在步骤s1810中，数据处理系统联接第一存储器系统与第二存储器系统。第一存储器系统可以包括图1所示的存储器装置150和与主机102联接的控制器130。第二存储器系统可以包括图1所示的存储器装置150，或者包括图1所示的存储器装置150和控制器130。第二存储器系统还可以与主机102联接。

在步骤s1820中，检查出用于联接第一存储器系统与第二存储器系统的方法，并且匹配第一存储器系统与第二存储器系统。

在步骤s1830中，第一存储器系统和第二存储器系统被同步化以在第一存储器系统和第二存储器系统之间传输/接收数据。

在步骤s1840中，在第一存储器系统和第二存储器系统之间传输/接收数据。换言之，存储在第一存储器系统中的数据被传输到第二存储器系统，然后第二存储器系统处理数据。而且，存储在第二存储器系统中的数据被传输到第一存储器系统，然后第一存储器系统处理数据。

以上参照图12至图17详细描述了根据本发明的实施例的数据处理系统中的数据处理，例如数据处理系统的结构，特别是包括在数据处理系统中的第一存储器系统和第二存储器系统的结构，以及第一存储器系统与第二存储器系统之间的联接，此处不提供对其的进一步描述。

根据本发明的实施例的数据处理系统和操作该数据处理系统的方法可最小化存储器系统的复杂度和性能退化并且可稳定和快速地处理在存储器系统之中交换的数据。

虽然已经参照具体实施例描述了本发明，但是对本领域技术人员将显而易见的是，在不背离如权利要求限定的本发明的精神和范围的情况下可以进行各种变化和修改。