不受温度影响的电流源的利记博彩app
【技术领域】
[0001] 本实用新型涉及电流源，尤其涉及到不受温度影响的电流源。
【背景技术】
[0002] 为了减少温度对输出电流的影响，设计了不受温度影响的电流源。
【发明内容】
[0003] 本实用新型旨在提供一种不受温度影响的电流源。
[0004] 不受温度影响的电流源，包括第一电阻、第一NPN管、第二NPN管、第二电阻、第三 NPN管、第一PMOS管、第三电阻、第四电阻、第四NPN管、第五电阻、第五NPN管、第六电阻、第 六NPN管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第七电阻、第一运算放大 器、第七NPN管、第八NPN管和第九NPN管：
[0005] 所述第一电阻的一端接电源电压VCC，另一端接所述第一NPN管的基极和集电极 和所述第三NPN管的基极；
[0006] 所述第一NPN管的基极和集电极接在一起再接所述第一电阻的一端和所述第三 NPN管的基极，发射极接所述第二NPN管的基极和集电极；
[0007] 所述第二NPN管的基极和集电极接在一起再接所述第一NPN管的发射极，发射极 接地；
[0008] 所述第二电阻的一端接电源电压VCC，另一端接所述第三NPN管105的集电极； [0009] 所述第三NPN管的基极接第一电阻的一端和所述第一NPN管的基极和集电极，集 电极接所述第二电阻的一端，发射极接所述第三电阻的一端和所述第一PMOS管的漏极；
[0010] 所述第一PMOS管的栅极接所述第二PMOS管的栅极和漏极和所述第六NPN管的集 电极，漏极接所述第三NPN管的发射极和所述第三电阻的一端，源极接所述第四PMOS管的 栅极和漏极和所述第三PMOS管的栅极；
[0011] 所述第三电阻的一端接所述第三NPN管的发射极和所述第一PMOS管的漏极，另一 端接所述第四电阻的一端和所述第五电阻的一端和所述第一运算放大器的正输入端；
[0012] 所述第四电阻的一端接所述第三电阻的一端和所述第五电阻的一端和所述第一 运算放大器的正输入端，另一端接所述第四NPN管的基极和集电极和所述第五NPN管的基 极；
[0013] 所述第四NPN管的基极和集电极接在一起再接所述第四电阻的一端和所述第五 NPN管的基极，发射极接地；
[0014] 所述第五电阻的一端接所述第三电阻的一端和所述第四电阻的一端和所述第一 运算放大器的正输入端，另一端接所述第五NPN管的集电极和所述第六NPN管的基极； [0015] 所述第五NPN管的基极接所述第四电阻的一端和所述第四NPN管的基极和集电 极，集电极接所述第五电阻的一端和所述第六NPN管的基极，发射极接所述第六电阻的一 端；
[0016] 所述第六电阻的一端接所述第五NPN管的发射极，另一端接地；
[0017] 所述第六NPN管的基极接所述第五电阻的一端和所述第五NPN管的集电极，集电 极接所述第一PMOS管的栅极和所述第二PMOS管的栅极和漏极，发射极接地；
[0018] 所述第二PMOS管的栅极和漏极接在一起再接所述第一PMOS管的栅极和所述第六 NPN管的集电极，源极接所述第三PMOS管的漏极；
[0019] 所述第三PMOS管的栅极接所述第一PMOS管的源极和所述第四PMOS管的栅极和 漏极，漏极接所述第二PMOS管的源极，源极电源电压VCC;
[0020] 所述第四PMOS管的栅极和漏极接在一起再接所述第一PMOS管的源极和所述第三 PMOS管的栅极，源极接电源电压VCC;
[0021] 所述第五PMOS管的栅极接地，漏极接所述第七电阻的一端，源极接电源电压VCC;
[0022] 所述第七电阻的一端接所述第五NPN管的漏极，另一端接所述第一运算放大器的 负输入端和所述第七NPN管的集电极；
[0023] 所述第一运算放大器的正输入端接所述第三电阻的一端和所述第四电阻的一端 和所述第五电阻的一端，负输入端接所述第五电阻的一端和所述第七NPN管的集电极，输 出端接所述第七NPN管的基极；
[0024] 所述第七NPN管的基极接所述第一运算放大器的输出端，集电极接所述第一运算 放大器的负输入端和所述第七电阻的一端，发射极接所述第八NPN管的基极和集电极和所 述第九NPN管的基极；
[0025] 所述第八NPN管的基极和集电极接在一起再接所述第七NPN管的发射极和所述第 九NPN管的基极，发射极接地；
[0026] 所述第九NPN管的基极接所述第七NPN管的发射极和所述第八NPN管的基极和集 电极，集电极为输出电流端I0UT，发射极接地。
[0027] 所述第一电阻、所述第一NPN管、所述第二NPN管、所述第二电阻和所述第三NPN 管构成启动电路，从电源电压VCC依次第一电阻、所述第一NPN管、所述第二NPN管形成电 流，然后通过所述第一NPN管镜像给所述第三NPN管；所述第四电阻、所述第四NPN管、所 述第五电阻、所述第五NPN管、所述第六电阻构成基准电压源的核心部分；启动电路提供启 动电流后，电压基准源正常工作后，由于所述第三NPN管的发射极电压升高，所述第三NPN 管的发射极就不会有电流流出，所述第六NPN管和所述第二PMOS管构成电压基准源正常工 作后反馈到基准电压源核心部分的工作电流，通过所述第二PMOS管镜像给所述第一PMOS 管；所述第三PMOS管和所述第四PMOS管是为了减少电源电压VCC分别对所述第二PMOS管 和所述第一PMOS管的影响，也即是提高了基准电压源的电源抑制比；所述第一运算放大器 和所述第七NPN管构成跟随器，所述第一运算放大器的正输入端接基准电压VREF，所述第 一运算放大器的负输入端的电压也为VREF，在所述第七电阻和所述第五PMOS管工作于线 性区时的电阻上产生电流，这个电流再通过所述第八NPN管镜像给所述第九NPN管输出电 流I0UT;通过设置所述第七电阻为正温度系数的基区BASE电阻，所述第五PMOS管工作于 线性区时，通过把栅极接地处理，工作于线性区的电阻值通过调节所述第五PMOS管的宽长 比来设置电阻值；通过调节正温度系数的所述第七电阻基区电阻和负温度系数的所述第五 PMOS管沟道电阻来达到零温度系数。
【附图说明】
[0028] 图1为本实用新型的不受温度影响的电流源的电路图。
【具体实施方式】
[0029] 以下结合附图对本【实用新型内容】进一步说明。
[0030] 不受温度影响的电流源，如图1所示，包括第一电阻101、第一NPN管102、第二NPN 管103、第二电阻104、第三NPN管105、第一PMOS管106、第三电阻107、第四电阻108、第 四NPN管109、第五电阻110、第五NPN管111、第六电阻112、第六NPN管113、第二PMOS管 114、第三PMOS管115、第四PMOS管116、第五PMOS管117、第七电阻118、第一运算放大器 119、第七NPN管120、第八NPN管121和第九NPN管122 :
[0031] 所述第一电阻101的一端接电源电压VCC，另一端接所述第一NPN管102的基极和 集电极和所述第三NPN管105的基极；
[0032] 所述第一NPN管102的基极和集电极接在一起再接所述第一电阻101的一端和所 述第三NPN管105的基极，发射极接所述第二NPN管103的基极和集电极；
[0033] 所述第二NPN管103的基极和集电极接在一起再接所述第一NPN管102的发射极， 发射极接地；
[0034] 所述第二电阻104的一端接电源电压VCC，另一端接所述第三NPN管105的集电 极；
[0035] 所述第三NPN管105的基极接第一电阻101的一端和所述第一NPN管102的基极 和集电极，集电极接所述第二电阻104的一端，发射极接所述第三电阻107的一端和所述第 一PMOS管106的漏极；
[0036] 所述第一PMOS管106的栅极接所述第二PMOS管114的栅极和漏极和所述第六 NPN管113的集电极，漏极接所述第三NPN管105的发射极和所述第三电阻107的一端，源 极接所述第四PMOS管116的栅极和漏极和所述第三PMOS管115的栅极；
[0037] 所述第三电阻107的一端接所述第三NPN管105的发射极和所述第一PMOS管106 的漏极，另一端接所述第四电阻108的一端和所述第五电阻110的一端和所述第一运算放 大器119的正输入端；
[0038] 所述第四电阻108的一端接所述第三电阻107的一端和所述第五电阻110的一端 和所述第一运算放大器119的正输入端，另一端接所述第四NPN管109的基极和集电极和 所述第五NPN管111的基极；
[0039] 所述第四NPN管109的基极和集电极接在一起再接所述第四电阻108的一端和所 述第五NPN管111的基极，发射极接地；
[0040] 所述第五电阻110的一端接所述第三电阻107的一端和所述第四电阻108的一端 和所述第一运算放大器119的正输入端，另一端接所述第五NPN管111的集电极和所