可调电压产生电路的利记博彩app

本发明涉及一种电压产生电路，特别是涉及一种N阱CMOS工艺下可调电压产生电路。

背景技术：

集成电路设计电路时，当用到稳定的电压时，现有参考电压的产生方法多是利用硅的禁带宽度Eg不变的特性，通过半导体二极管或者PN结的正向电压具有负的温度系数，以及两个双极性晶体管工作在不相等的电流密度下，它们的基极-发射极电压的差值与绝对温度成正比。通过某一合适的比例系数A来实现正负温度系数的影响彼此相互抵消，如图2所示，得到带隙基准参考电压如下式(1)：

VREF＝VBE+A·(VT·㏑ n) (1)

VREF是想要的参考电压；VBE是半导体二极管或者PN结的正向电压；A是一个调整系数；VT·㏑n是两个工作在不同电流密度下的基极-发射极电压的差值；n是前述两个电流密度的比值；

带隙基准如下式(2)：

Vout＝VBE2+(VT·㏑ n)·(R3+R2)/ R3(2)

很明显此参考电压VREF有如下缺点或者不足之处：

(1)在给定电源时，此VREF不可能无限大；

(2)在想要得到某一个VREF时发现寻找合适的电流密度比值比较困难；

(3)在想要得到某一个VREF时发现寻找一个合适调节系数A时比较困难。

如果非要通过调整第二电阻R2、第三电阻R3的比值来实现，这会导致R2、R3比例的大幅改变从而因工艺不匹配导致Vout的精度变差；

如果非要通过调整两个双极型PNP晶体管的导通电流密度来实现，其对应的发射结面积的比值将非常大，这也会因为PNP1与PNP2的工艺匹配难度大而导致Vout的精度较差。

图3所示：基于带隙基准产生的VREF，来产生一个Vo＝VREF·(R1+R2)/R1，就是输出电压可以通过调节第二电阻R2、第三电阻R3的比值来调整。

在N井工艺的CMOS集成电路中要想不增加特别工艺步骤来实现不接地的NPN双极型晶体管(图3中第一晶体管Q1和第二晶体管Q2)是很困难的(注意图2中的Q1和Q2是都有2个极接地的)，而且第二晶体管Q2要求输出大电流来驱动负载的话，这实现起来成本相当的高。

技术实现要素：

本发明所要解决的技术问题是提供一种可调电压产生电路，其降低生产成本，增加了输出电压数值的调整的灵活性。

本发明是通过下述技术方案来解决上述技术问题的：一种可调电压产生电路，其特征在于，所述可调电压产生电路包括误差放大器、第一PMOS晶体管、第二MOS晶体管、第六电阻、第四电阻、第五电阻，第六电阻、第四电阻、第五电阻依次串联，第四电阻、第五电阻都与误差放大器的负极输入端连接，第四电阻、误差放大器的正极输入端都与一个带隙基准产生参考电压连接，第一PMOS晶体管的栅极、源极、第二PMOS晶体管的漏极都与第六电阻连接。

优选地，所述第四电阻、第五电阻都与一个负载并联。

优选地，所述第一PMOS晶体管是输出驱动晶体管，提供大的输出驱动电流。

优选地，所述第四电阻、第五电阻对负载电压进行采样，并将负载电压的一部分馈入误差放大器用于与带隙基准产生参考电压作比较。

优选地，所述误差放大器中的一个串联导通单元与其驱动一起迫使误差接近于零。

优选地，所述可调电压产生电路采用N井CMOS工艺。

本发明的积极进步效果在于：本发明降低生产成本，增加了输出电压数值的调整的灵活性，降低晶体管数目，实现了所占用硅片面积的削减从而达到了节省成本的目的。

附图说明

图1为本发明可调电压产生电路的电路图。

图2为现有带隙基准采用的电路图。

图3为基于带隙基准产生参考电压的电路图。

具体实施方式

下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。

如图1所示，本发明可调电压产生电路包括误差放大器EA、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第六电阻Rs、第四电阻R4、第五电阻R5，第六电阻Rs、第四电阻R4、第五电阻R5依次串联，第四电阻R4、第五电阻R5都与误差放大器EA的负极输入端连接，第四电阻R4、误差放大器EA的正极输入端都与一个带隙基准产生参考电压VREF连接，第一PMOS晶体管MP1的栅极、源极、第二PMOS晶体管MP2的漏极都与第六电阻Rs连接。

第四电阻R4、第五电阻R5都与一个负载并联，方便使用和输出负载电压。

第一PMOS晶体管MP1是输出驱动晶体管，提供大的输出驱动电流。第四电阻R4、第五电阻R5对负载电压Vo进行采样，并将负载电压Vo的一部分馈入误差放大器EA(反向输入端)用于与带隙基准产生参考电压VREF作比较。

误差放大器EA中的一个串联导通单元与其驱动一起迫使误差接近于零。如果某个时刻，负载电压Vo有少许改变(噪声干扰，负载的骚动等导致的Vo低于或者高于设定的Vo数值)，希望第一PMOS晶体管MP1的栅极电压及时做出调整来改变第一PMOS晶体管MP1的输出驱动电流Io和负载电压Vo，这需要较大的增益来实现，第二PMOS晶体管MP2和第六电阻Rs的引入就是要实现这个功能的。比如某时刻输出电压是Vo’。若Vo’<Vo，经第四电阻R4、第五电阻R5采样网络送给EA的数值Vf就小于带隙基准产生参考电压VREF，此时误差放大器EA输出较大电压Vo1把第二PMOS晶体管MP2打开的程度变小，这导致Vo2’<Vo2(即此时的Vo2’低于正常时的Vo2)，第一PMOS晶体管MP1的栅极Vo2’通过第六电阻Rs与输出Vo’连接，此时的Vo’<Vo，MP1的VGS1(＝Vo2’-VI)的绝对值较正常时偏大，MP1的导通电流加大，这个加大的电流把负载电压Vo’拉向设定的正常值Vo；如若Vo’>Vo，经第四电阻R4、第五电阻R5采样网络送给误差放大器EA的数值Vf就大于带隙基准产生参考电压VREF，此时误差放大器EA输出较小电压把第二PMOS晶体管MP2打开程度变大，第一PMOS晶体管MP1的栅极Vo2’会被打开程度变大的第二PMOS晶体管MP2拉向较高的输入电源VI，由于第一PMOS晶体管MP1的VGS1(＝Vo2’-VI)的绝对值在减小，第一PMOS晶体管MP1的输出的电流就会随之减小，这个随之减小的电流会使输出电压Vo’向正常值Vo的方向靠拢。Vo’＝Vo时，电路处于平衡状态，相关的器件工作状态保持不变，节点电压和通路电流保持不变。通过改变第四电阻R4、第五电阻R5的比值可以改变输出的负载电压Vo，增加了输出电压数值的调整的灵活性，最终实现了Vo＝VREF·(R4+R5)/R4。

本发明可调电压产生电路采用N井CMOS工艺，N井CMOS工艺下能实现可调电压的电压产生电路，降低增加工艺步骤所带来的生产成本的提升。本发明的电路简单、所需元器件数目较少，好处是降低集成电路的复杂度，节省成本，达到了降低工艺实现难度，降低增加工艺步骤带来的生产成本的提高；输出电压可以灵活调整；降低晶体管数目，实现了所占用硅片面积的削减从而达到了节省成本的目的。

以上所述的具体实施例，对本发明的解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。