降低小延迟缺陷过测试的热驱动可测试性设计结构与方法
【技术领域】
[0001] 本发明设及集成电路测试技术领域，特别设及一种降低小延迟缺陷过测试的热驱 动可测试性设计结构。
【背景技术】
[0002] 随着半导体技术越来越精密，电路里面的口越来越密集，电路在正常工作中的跳 变数会越来越多，而测试过程中的电路跳变数比正常工作的跳变数还要高很多倍，因此大 量的单位时间电路跳变数会是电路上产生很多过热的区域，称之为热点化Otspot)区域， 同时，也会导致电路的温度分布很不均匀。由于电路的跳变数越来越多，电路的功耗也越来 越高，而过高的电路功耗，会导致电路需要更高的测试成本，同时会降低电路的寿命。W上 现象，也会使得电路里部分路径的延迟增加。因此，一些本来无故障的电路就会被误测为有 故障的电路，该样会降低电路的良率同时会是成本增加。基于W上的问题，就需要去分析电 路测试过程中，被误测为故障的电路发生原因。
[0003] 在电路被测试的过程中，由于电阻压降（IR-化op)或者过热，电路的延迟会增 力口。在S维电路中，过热的问题由于S维电路的高密度尤为严重。温度警报（thermal emergency)表示电路中一条路径由于过热的原因其额外的延迟超过了其时间松弛 (slack)。因此，一些本来无故障的电路就会被误测为有故障的电路，导致误测现象发生。
[0004] 如果电路中的一条路径由于路径中的故障导致其延迟超过了给定的时间松弛，就 会产生一条路径的延迟故障。小延迟故障（S孤）是由于电路串扰（crossta化)、工艺偏差 (process variation)和电源噪声（power supply noise)导致的。它们会潜在的导致电 路发生时间故障。小延迟故障的延迟会使得较长的路径成为故障路径。敏化短路径的跳变 测试向量不会检测到小延迟故障。W往的学术界虽然有不少降低电路温度和分析电源噪声 的研究，例如有些学者通过利用新的测试结构降低了电路温度，有些学者通过利用一个全 局平均电压信息来估算电阻压降。但是都没有很好的降低温度警报，从而降低过测试的数 目。而为了降低电路测试过程中的功率/能量消耗，很多扫描测试结构也被学者们提出，然 后迄今为止仍然没有一个行之有效的降低小延迟缺陷过测试的热驱动可测试性结构。
【发明内容】
[0005] 本发明旨在至少解决上述技术问题之一。
[0006] 为此，本发明的目的在于提出一种可W有效降低小延迟缺陷过测试的降低小延迟 缺陷过测试的热驱动可测试性设计结构。
[0007] 为了实现上述目的，本发明的实施例公开了一种降低小延迟缺陷过测试的热驱动 可测试性设计结构，包括；n个扫描链组，其中，每个扫描链组包括k个子扫描链，所述k个 子扫描链由电路中的每条原始扫描链划分得到；n个多路输出选择器DMUX，所述n个DMUX 一一对应地设置在n个扫描输入端和所述n个扫描链组的输入端之间；n个第一多路复用 器MUX，所述n个MUX -一对应地设置在n个扫描输出端和所述n个扫描链组的输出端之 间；W及控制单元，所述控制单元分别与所述n个扫描链组、所述n个DMW(和所述n个MUX 相连，用于控制n个扫描链组中的k个子扫描链依次进行测试，同时，控制所述n个DMTO将 由n个扫描输入端接收的测试数据传输到相应的子扫描链，W及控制所述n个MW(将相应 的子扫描链的测试结果通过所述n个扫描输出端输出。
[000引根据本发明实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构，可W有 效降低小延迟缺陷过测试的降低小延迟缺陷过测试的热驱动可测试性设计结构，同时降低 电路测试过程中的功耗。
[0009] 另外，根据本发明上述实施例的降低小延迟缺陷过测试的热驱动可测试性设计结 构还可W具有如下附加的技术特征：
[0010] 在一些示例中，所述控制单元包括：工作状态切换端口 X、测试端口 test、时钟信 号输入端口 elk、长度为k的寄存器和n个子控制单元，其中，所述n个子控制单元分别与所 述工作状态切换端口 X、测试端口 test、时钟信号输入端口 C化和所述寄存器相连，W根据 工作状态切换信号、测试信号、时钟信号和所述寄存器的值控制n个扫描链组中的k个子扫 描链依次进行测试，同时，控制所述n个DMW(将由n个扫描输入端接收的测试数据传输到 相应的子扫描链，W及控制所述n个MW(将相应的子扫描链的测试结果通过所述n个扫描 输出端输出。
[0011] 在一些示例中，所述子控制单元包括：第一与口，所述第一与口的第一输入端与所 述工作状态切换端口 X相连，其中，n个子控制单元的n个第一与口的第二输入端分别一一 对应地与所述寄存器的第1至第k位相连；保持口円，所述保持口円的第一输入端与所述 第一与口的输出端相连，所述保持口円的第二输入端连接保持信号hold ;第二与口，所述 第二与口的第一输入端与所述时钟信号输入端口 C化相连，所述第二与口的第二输入端与 所述保持口円的输出端相连；第二多路复用器mux,所述mux分别与所述时钟信号输入端口 elk、所述第二与口的输出端W及所述测试端口 test相连，所述第二多路复用器mux的输出 端与所述n个扫描链组相连。
[0012] 在一些示例中，其中，当处于电路测试状态时，所述工作状态切换端口 X置1，当处 于电路工作状态时，所述工作状态切换端口 X置0 ;当处于电路工作状态、测试发起状态和 测试捕获状态时，都赋值为0,所述测试端口 test置0,当处于测试数据移位状态时，所述测 试端口 test置1 ;当处于测试发起状态和测试捕获状态时，所述时钟信号输入端口 C化向 所述降低小延迟缺陷过测试的热驱动可测试性设计结构输入时钟信号。
[0013] 在一些示例中，所述寄存器的初始状态是第1位置1，其余位置0。
[0014] 在一些不例中，每个多路输出选择器DMUX包括k个输出端，所述k个输出端 对应地与相应的扫描链组的k个子扫描链的输入端相连。
[0015] 在一些示例中，每个多路输出选择器DMTO的每个输出端分别与相应的扫描链组 的k个子扫描链中的多个子扫描链的输入端相连。
[0016] 在一些示例中，还包括；n个X0R网络，所述n个X0R网络设置在所述n个第一多 路复用器MW(和所述n个扫描链组的输出端之间。
[0017] 本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变 得明显，或通过本发明的实践了解到。
【附图说明】
[0018] 本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变 得明显和容易理解，其中：
[0019] 图1是根据本发明一个实施例的降低小延迟缺陷过测试的热驱动可测试性设计 结构的结构框图；
[0020] 图2是根据本发明一个实施例的基于扫描链的降低小延迟缺陷过测试的电路测 试系统（即热驱动可测试性值FT)设计结构）的示意图；
[0021] 图3是根据