一种基于FPGA的脉冲信号参数测量仪的利记博彩app

本实用新型涉及高频脉冲技术领域，特别是一种基于FPGA与STM32的脉冲信号参数测量仪。

背景技术：

随着电子技术的发展，人们对脉冲信号测量的仪器相当依赖，特别是高频小信号脉冲，对于脉冲信号测量的精度要求也越来越高，常见的脉冲信号测量仪器就是示波器，然而传统的示波器不仅价格高，体积大，对于脉冲信号测量的特征也主要在于频率，幅值，对于频率较高的脉冲无法更好的了解它们的特性。

技术实现要素：

本实用新型的发明目的在于：针对上述存在的问题，提供一种基于FPGA与STM32的脉冲信号参数测量仪。

本实用新型采用的技术方案是这样的：一种基于FPGA与STM32的脉冲信号参数测量仪，具体包括：整形电路、高速比较器、缓冲电路、FPGA和上升沿周期测量电路，所述整形电路，高速比较器、缓冲电路和FPGA依次信号连接，所述FPGA附加矩形脉冲信号发生器，所述FPGA和上升沿周期测量电路均信号连接单片机，所述单片机连接显示屏。

作为进一步的技术方案，所述整形电路由一个π型衰减网络与一个THS3201高速放大器构成，所述整形电路外设单片机控制端口，所述单片机控制接口与所述单片机连接，用于控制是否衰减。

作为进一步的技术方案，所述高速比较器采用TLV3501型。

作为进一步的技术方案，所述高速比较器的反向端连接第一电阻后接地，所述高速比较器同向端分别连接分压电阻和电位器，所述分压电阻和电位器之间的接点连接第一电容器后接地，所述高速比较器的输出端连接分压电阻。

作为进一步的技术方案，所述缓冲电路主要采用BUF634芯片。

作为进一步的技术方案，所述BUF634芯片的第一零七引脚与第一零八引脚通过第二电阻相连，所述BUF634芯片的输入端与高速比较器的输出端相连，所述BUF634芯片的输出端与第五电阻并联。

作为进一步的技术方案，所述上升沿周期测量电路包括窗口比较器与上升时间测量电路。

作为进一步的技术方案，所述上升时间测量电路主要采用TDC-GP2芯片,所述TDC-GP2芯片包括三十二个引脚和晶振，所述第一引脚、第二引脚外接第一晶振，所述第十五引脚、第十六引脚外接第二晶振，第八引脚、第九引脚、第十引脚、第十一引脚、第十二引脚、第十三引脚、第十八引脚、第二十五引脚、第二十六引脚、第三十二引脚信号连接单片机，通过单片机读取或控制。

作为进一步的技术方案，所述窗口比较器主要采用TLV3502芯片，所述TLV3502芯片包括第一输入端、第二输入端、第一比较器、第二比较器、第一输出端和第二输出端，所述第一输入端连接第六电阻和第七电阻后接地，所述第六电阻和第七电阻之间的第一结点连接第一比较器的反向端，所述第一结点与第一比较器的反向端之间的结点连接第二电容器后接地，所述第二输入端连接第八电阻和第九电阻后接地，所述第八电阻和第九电阻之间的第二结点连接第二比较器的同向端，所述第二结点与第二比较器的同向端之间的结点连接第三电容器后接地，所述第一比较器的同相端与第二比较器的反相端均与单片机相连接，所述第一输出端和第二输出端连接上升时间测量电路。

作为进一步的技术方案，所述单片机采用STM32型。

综上所述，由于采用了上述技术方案，本实用新型的有益效果是：本实用新型对脉冲信号参数测量具有专一性，在造价更低廉的情况下，能够达到更高的精度，更快的反应速度，更强的灵敏度，以及更专业的特征参数；对较低幅值的微弱信号同样可以做到高精度测量；功能多样化，测量参数包含信号频率、幅值、占空比、上升沿周期，并附加了脉冲信号发生器。

附图说明

图1是本实用新型框架结构示意图。

图2是本实用新型高速比较器和缓冲电路结构示意图。

图3是本实用新型上升时间测量电路结构示意图。

图4是本实用新型窗口比较器结构示意图。

图5是本实用新型FPGA流程图。

图6是本实用新型单片机流程图。

具体实施方式

下面结合附图，对本实用新型作详细的说明。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

如图1-4所示，一种基于FPGA与STM32的脉冲信号参数测量仪，具体包括：整形电路、高速比较器、缓冲电路、FPGA和上升沿周期测量电路，所述整形电路，高速比较器、缓冲电路和FPGA依次信号连接，所述FPGA附加矩形脉冲信号发生器，所述矩形脉冲信号发生器基于FPGA构建，所述FPGA和上升沿周期测量电路均信号连接单片机，所述单片机连接显示屏。

所述整形电路由一个π型衰减网络与一个THS3201高速放大器构成，所述整形电路外设单片机控制端口，所述单片机控制接口与所述单片机连接，用于控制是否衰减。

所述高速比较器采用TLV3501型。所述高速比较器的反向端连接第一电阻R1后接地，所述高速比较器同向端102分别连接分压电阻R4和电位器R3，所述分压电阻R4和电位器R3之间的接点连接第一电容器C1后接地，所述高速比较器的输出端103连接分压电阻R4。

所述缓冲电路主要采用BUF634芯片。所述BUF634芯片的第一零七引脚107与第一零八引脚108通过第二电阻R2相连，所述BUF634芯片的输入端105与高速比较器的输出端103相连，所述BUF634芯片的输出端P1与第五电阻R5并联。

所述上升沿周期测量电路包括窗口比较器与上升时间测量电路。所述上升时间测量电路主要采用TDC-GP2芯片,所述TDC-GP2芯片包括三十二个引脚和晶振，所述第一引脚1、第二引脚2以及第十五引脚15、第十六引脚16分别外接第一晶振Y1和第二晶振Y2，第八引脚8、第九引脚9、第十引脚10、第十一引脚11、第十二引脚12、第十三引脚13、第十八引脚18、第二十五引脚25、第二十六引脚26、第三十二引脚32信号连接单片机，通过单片机读取或控制。所述窗口比较器主要采用TLV3502芯片，所述TLV3502芯片包括第一输入端P2、第二输入端P3、第一比较器、第二比较器、第一输出端113和第二输出端114，所述第一输入端P2连接第六电阻R6和第七电阻R7后接地，所述第六电阻R6和第七电阻R7之间的第一结点连接第一比较器的反向端109，所述第一结点与第一比较器的反向端109之间的结点连接第二电容器C2后接地，所述第二输入端P3连接第八电阻R8和第九电阻R9后接地，所述第八电阻R8和第九电阻R9之间的第二结点连接第二比较器的同向端112，所述第二结点与第二比较器的同向端112之间的结点连接第三电容器C3后接地，所述第一比较器的同相端110与第二比较器的反相端111均与单片机相连接，通过单片机信号连接窗口比较器的上门限和下门限，设定了0.9Vm和0.1Vm的阈值，所述第一输出端113和第二输出端114与上述时间测量电路相连接，所述第一输出端113和第二输出端114分别输出小于0.9Vm大于0.1Vm之间的波形。

本实用新型的硬件实施的原理是：输入信号同时输入给整形电路和窗口比较器，输入信号通过整形电路，通过π型衰减网络进行3倍固定衰减，同时可结合实际情况，由STM32型单片机控制是否衰减，再将信号输入高速比较器将衰减后的脉冲形成峰值为3.3V的方波，然后再将信号输入缓冲电路，所述缓冲电路一方面可以为送入FPGA的信号提供足够的驱动能力，另一方面可以使FPGA对信号的处理与其他部分的电路协调一致，再通过FPGA对信号、频率和占空比进行测量，单片机读取FPGA测得的信号、频率和占空比。同时，输入信号输入给窗口比较器进行整形，将0.9Vm以及0.1Vm比较出来，再经由上升时间测量电路测量上升时间，所述上升时间测量电路优选TDC-GP2型，信号输入TDC-GP2的Start端口和Stop1端口，所述上升时间测量电路具有寄存器，所述单片机通过读写寄存器即可得出脉冲信号的上升时间。最终单片机读取到的FPGA测得的信号、频率和占空比以及上升时间通过显示器显示。

如图5-6所示，本实用新型的软件流程是：FPGA通过接收到整形以后的脉冲，先判断其为高频或是低频脉冲，如果是高频脉冲时，采用定时计数法，如果是低频脉冲时，判断在信号高电平期间有多少个时钟,可以精确出脉冲的频率；占空比测量与频率测量类似，低频时测量高电平和低电平期间时钟个数，高频时测量高电平和低电平时间宽度，当数据测量完成时，输出给单片机进行进一步处理。因为FPGA具有高速时钟的优势，故易通过其产生一个高精度，频率与幅值可调的脉冲。

STM32型单片机通过高速ADC、DMA进行实时幅值的采集和测量，并还原其衰减量，过滤掉一些过冲幅值，有效的提高了测量精度；同时接收来自于FPGA的数据，进行数据拟合校准之后输出精确值，并通过屏幕将各个测量值直观显示，测量值具有实时性，并有短暂延迟。除此之外，还需要使用STM32型单片机控制输入信号整形电路中的衰减。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。