时钟信号生成电路、栅极驱动电路、显示面板及显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，具体地，涉及一种时钟信号生成电路、栅极驱动电路、显示面板及显示装置。
【背景技术】
[0002]薄膜晶体管液晶显不器(ThinFilm Transistor Liquid Crystal Display，以下简称为TFT LCD) 一般采用逐行扫描的方式实现显示。所述逐行扫描通过栅极驱动电路和源极驱动电路实现；具体地，栅极驱动电路将时钟信号通过移位寄存器转换后依次加载在显示面板的多条栅线上，从而驱动多行像素的薄膜晶体管依次开启，源极驱动电路向处于开启状态的像素行中的各像素提供相应的数据信号，实现每行像素的显示，以及多行像素的逐行显示。
[0003]在现有TFT LCD中，时钟信号与多行像素连接，其负载较大，这样会造成显示每帧画面时，随着栅极驱动电路扫描的像素行数的增加，由于信号传输线路中的电阻(信号线中存在电阻)和电容(移位寄存器等同于电容)影响，时钟信号会逐渐衰减，并因此而失真；特别是在分辨率较高的TFT LCD中，由于其行数较多，在扫描至远端的若干行时，所述时钟信号的失真甚至会导致充电不足，无法驱动该若干行像素开启。例如，如图1所示，在栅极驱动电路扫描第η行像素时，时钟信号已明显失真，在此情况下，在驱动该第η行像素中的薄膜晶体管开启时，容易导致充电不足，无法使该行像素的薄膜晶体管开启，从而无法实现该行像素的显示。
【发明内容】
[0004]本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种时钟信号生成电路、栅极驱动电路、显示面板及显示装置，其可以降低目标时钟信号的失真，从而保证显示面板的显示效果。
[0005]为实现本发明的目的而提供一种时钟信号生成电路，所述时钟信号生成电路包括选择模块、高电平信号输入端、低电平信号输入端、第一时钟信号端、第二时钟信号端，以及输出端；所述第一时钟信号端向所述选择模块输入第一时钟信号；所述第二时钟信号端向所述选择模块输入第二时钟信号；所述选择模块根据所述第一时钟信号将所述高电平信号输入端与所述输出端选通或断开，根据所述第二时钟信号将所述低电平信号输入端与所述输出端选通或断开；所述选择模块将高电平信号输入端、低电平信号输入端交替与所述输出端选通，使所述输出端输出目标时钟信号。
[0006]其中，所述选择模块包括第一晶体管和第二晶体管；所述第一晶体管的栅极与第一时钟信号端连接，源极与高电平信号输入端连接，漏极与所述输出端连接；所述第二晶体管的栅极与第二时钟信号端连接，源极与低电平信号输入端连接，漏极与所述输出端连接。
[0007]其中，所述高电平信号输入端所输入的高电平信号和低电平信号输入端所输入的低电平信号为直流信号。
[0008]其中，在任意时刻，所述第一时钟信号端所输入的第一时钟信号和所述第二时钟信号端输入的第二时钟信号的电平相反。
[0009]其中，所述目标时钟信号的波形与所述第一时钟信号的波形相同，或者与所述第二时钟信号的波形相同。
[0010]本发明还提供一种栅极驱动电路，所述栅极驱动电路包括本发明提供的上述时钟信号生成电路，所述时钟信号生成电路提供所述目标时钟信号。
[0011 ] 其中，所述栅极驱动电路包括多级移位寄存器；所述栅极驱动电路包括多个所述时钟信号生成电路，每个时钟信号生成电路与部分移位寄存器连接。
[0012]其中，所述时钟信号生成电路的数量为两个，该两个时钟信号生成电路分别位于显示面板的移位寄存器所在侧的上端和下端，且分别与位于显示面板上部的多级移位寄存器连接和与位于显示面板下部的多级移位寄存器连接。
[0013]其中，所述栅极驱动电路包括多级移位寄存器，且显示面板的每行像素的两端均与一级所述移位寄存器连接；显示面板的具有多级移位寄存器的相对两侧中的每侧设有多个所述时钟信号生成模块，每个时钟信号生成模块与其所在一侧的部分移位寄存器连接。
[0014]其中，所述时钟信号生成电路的数量为四个，该四个时钟信号生成电路分别设置在显示面板的四个角上，位于下侧的时钟信号生成电路与位于显示面板的该侧下部的多级移位寄存器连接，位于上侧的时钟信号生成电路与位于显示面板的该侧上部的多级移位寄存器连接。
[0015]本发明还提供一种显示面板，所述显示面板包括本发明提供的上述栅极驱动电路。
[0016]本发明还提供一种显示装置，所述显示装置包括本发明提供的上述显示面板。
[0017]本发明具有以下有益效果:
[0018]本发明提供的时钟信号生成电路，其选择模块在第一时钟信号端和第二时钟信号端的控制下，将高电平信号输入端和低电平信号输入端交替与所述输出端选通，使自所述输出端输出的信号为所述目标信号。在该过程中，所述第一时钟信号端所输出的第一时钟信号和第二时钟信号端所输出的第二时钟信号的负载仅为选择模块，与现有技术相比，该负载明显较小，使所述第一时钟信号和第二时钟信号的失真程度较小，这样使所述高电平信号输入端和低电平信号输入端可以准确地在预设时刻与所述输出端连通和断开，即:使所述目标时钟信号在相应时刻的输出与预设值相同，也就是说，所述目标时钟信号准确。从而，在高电平信号输入端所输入的高电平信号、低电平信号输入端所输入的低电平信号为受负载大小影响较小的直流等类型的信号时，在栅极驱动电路扫描位于远端的栅线时，可以避免输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，从而可以保证显示面板的远端的像素行的显示效果。
[0019]本发明提供的栅极驱动电路、显示面板及显示装置，其采用本发明提供的上述时钟信号生成电路，可以避免输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，从而可以保证显示面板的远端的像素行的显示效果。
【附图说明】
[0020]附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本发明，但并不构成对本发明的限制。在附图中:
[0021]图1为现有时钟信号失真的示意图；
[0022]图2为本发明实施方式提供的时钟信号生成电路的示意图；
[0023]图3为图2所示时钟信号生成电路的电路图；
[0024]图4为图3所述时钟信号生成电路中各信号的时序图；
[0025]图5为栅极驱动电路包括多个时钟信号生成电路的示意图；
[0026]图6为双边驱动，且栅极驱动电路包括多个时钟信号生成电路的示意图。
[0027]其中，附图标记:
[0028]1:选择模块；CLK1:第一时钟信号端；CLK2:第二时钟信号端；VGH:高电平信号输入端；VGL:低电平信号输入端；OUT:输出端。
【具体实施方式】
[0029]以下结合附图对本发明的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本发明，并不用于限制本发