动态逻辑电路、栅极驱动电路、显示面板及显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，更为具体的说，涉及一种动态逻辑电路、栅极驱动电路、显示面板及显示装置。
【背景技术】
[0002]现今，显示装置主要包括IXD (Liquid Crystal Display，液晶显示)显示装置和OLED (Organic Light-Emitting D1de，有机电激光显示)显示装置，而两种显示装置均包括有栅极驱动电路，其中，栅极驱动电路包括沿一方向设置的多级逻辑电路。
[0003]结合图1a和Ib所示，图1a为现有的一种OLED显示装置的逻辑电路结构示意图，图1b为图1a提供的逻辑电路的时序图，其中，包括移位寄存单元100、扫描信号生成单元200和第一缓冲单元300和第二缓冲单元400，移位寄存单元100包括有第一反相器101、第二反相器102、第一时钟反相器103和第二时钟反相器104，移位寄存单元100通过第一时钟信号CKl的控制和输入信号IN的时序，以输出具有时序的“高高低”电平信号，且移位寄存单元100输出信号NEXT作为下一级逻辑电路中第一时钟反相器的输入信号。而移位寄存单元100同时将“高高低”信号传输至扫描信号生成单元200的与非门的一输入端中，并根据第二时钟信号CK2的时序“低高低”，扫描信号生成单元200输出相应的“高低高”，而后通过第一缓冲单元300提高信号的驱动能力，以输出扫描SCAN ;另外，移位寄存单元100同时将“高高低”信号传输至第二缓冲单元400的输入端，通过第二缓冲单元400提高信号的驱动能力，以为OLED显示装置提供控制发光信号EMIT。现有的逻辑电路为结构复杂，器件繁多，占用面积大，不符合显示装置的窄边框的要求。
【发明内容】
[0004]有鉴于此，本发明提供了一种动态逻辑电路、栅极驱动电路、显示面板及显示装置，通过动态逻辑以实现信号的输出，减小电路的占用面积，以满足显示装置的窄边框的要求。
[0005]为实现上述目的，本发明提供的技术方案如下:
[0006]一种动态逻辑电路，包括移位寄存单元和扫描信号生成单元，所述移位寄存单元包括:
[0007]第一反相器、时钟反相器和存储电容，所述时钟反相器的输入端连接至触发信号，所述时钟反相器的第一控制端连接至第一控制信号，所述时钟反相器的第二控制端连接至第二控制信号，所述时钟反相器的输出端连接至所述存储电容的第一极板和所述第一反相器的输入端，所述存储电容的第二极板连接至高电位信号，所述第一反相器的输出端连接至所述扫描信号生成单元，其中，所述第一控制信号和所述第二控制信号互为反信号。
[0008]相应的，本发明还提供了一种栅极驱动电路，包括沿第一方向设置的第一级动态逻辑电路至第N级动态逻辑电路，所述动态逻辑电路为上述的动态逻辑电路；其中，
[0009]沿所述第一方向的前一级动态逻辑电路的第一反相器的输出端，连接至后一级动态逻辑电路的时钟反相器的输入端，N为不小于2的整数。
[0010]相应的，本发明还提供了一种显示面板，所述显示面板包括上述的栅极驱动电路。
[0011]相应的，本发明还提供了一种显示装置，包括上述的显示面板。
[0012]相较于现有技术，本发明提供的技术方案至少具体以下优点:
[0013]本发明提供的一种动态逻辑电路、栅极驱动电路、显示面板及显示装置，包括移位寄存单元和扫描信号生成单元，所述移位寄存单元包括:第一反相器、时钟反相器和存储电容，所述时钟反相器的输入端连接至触发信号，所述时钟反相器的第一控制端连接至第一控制信号，所述时钟反相器的第二控制端连接至第二控制信号，所述时钟反相器的输出端连接至所述存储电容的第一极板和所述第一反相器的输入端，所述存储电容的第二极板连接至高电位信号，所述第一反相器的输出端连接至所述扫描信号生成单元，其中，所述第一控制信号和所述第二控制信号互为反信号。
[0014]由上述内容可知，本发明将移位寄存单元设置为动态逻辑的移位寄存单元，移位寄存单元只包括两个反相器、一个时钟反相器和一电容，相较于现有的逻辑电路的移位寄存单元，本发明提供的技术方案，有效的减小了移位寄存单元的电路元器件，即相对现有移位寄存单元减少了一反相器，相当于减少了两个晶体管，进而减小了动态逻辑电路的占用面积，使得整个栅极驱动电路减少了大量的晶体管，满足显示装置的窄边框要求。
【附图说明】
[0015]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0016]图1a为现有的一种OLED显示装置的逻辑电路结构示意图；
[0017]图1b为图1a提供的逻辑电路的时序图；
[0018]图2为本申请实施例提供的一种动态逻辑电路的结构示意图；
[0019]图3a为本申请实施例提供的另一种动态逻辑电路的结构示意图；
[0020]图3b为图3a提供的动态逻辑电路的时序图；
[0021]图4a为本申请实施例提供的又一种动态逻辑电路的结构示意图；
[0022]图4b为图4a提供的动态逻辑电路的时序图；
[0023]图5a为本申请实施例提供的又一种动态逻辑电路的结构示意图；
[0024]图5b为图5a提供的动态逻辑电路的时序图；
[0025]图6a为本申请实施例提供的又一种动态逻辑电路的结构示意图；
[0026]图6b为图6a提供的动态逻辑电路的时序图；
[0027]图7为本申请实施例提供的又一种动态逻辑电路的结构示意图。
【具体实施方式】
[0028]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0029]正如【背景技术】所述，现有的逻辑电路中，其移位寄存单元包括两个反相器和两个时钟反相器，每个反相器包括2个晶体管，每个时钟反相器包括4个晶体管，其结构复杂，器件繁多，占用面积大，不符合显示装置的窄边框的要求。
[0030]基于此，本申请实施例提供了一种动态逻辑电路，结合图2a至图7对本申请实施例提供的动态逻辑电路进行详细的说明。
[0031]参考图2所示，为本申请实施例提供的一种动态逻辑电路的结构示意图，其中，动态逻辑电路包括:移位寄存单元I和扫描信号生成单元2，移位寄存单元I包括:
[0032]第一反相器INVl、时钟反相器CKINV和存储电容C，所述时钟反相器CKINV的输入端连接至触发信号STV，所述时钟反相器CKINV的第一控制端连接至第一控制信号Kl，所述时钟反相器CKINV的第二控制端连接至第二控制信号K2，所述时钟反相器CKINV的输出端连接至所述存储电容C的第一极板和所述第一反相器INVl的输入端，所述存储电容C的第二极板连接至高电位信号VGH，所述第一反相器INVl的输出端连接至所述扫描信号生成单元2，扫描信号生成单元2输出扫描信号，其中，所述第一控制信号Kl和所述第二控制信号K2互为反信号。
[0033]优选的，所述移位寄存单元I包括第二反相器INV2 ;
[0034]其中，所述第二反相器INV2的输入端和所述时钟反相器CKINV的第一控制端均连接至第一时钟信号CK1，所述第二反相器INV2的输出端连接至所述时钟反相器CKINV的第二控制端；或者，
[0035]所述第二反相器INV2的输入端和所述时钟反相器CKINV的第二控制端均连接至第一时钟信号CK1，所述第二反相器INV2的输出端连接至所述时钟反相器CKINV的第一控制端。
[0036]参考图2所示，本申请实施例提供的扫描信号生成单元包括传输门TG和晶体管T，其中，
[0037]所述传输门TG的第一控制端连接至第三控制信号K3，且所述第三控制信号K3与所述第一反相器INVl的输入端信号相同，所述传输门TG的第二控制端连接至所述第一反相器INVl的输出端，所述传输门TG的输入端连接至第二时钟信号CK2，所述晶体管T的第二端和所述传输门TG的输出端相连，所述晶体管T的第一端连接至第