移位寄存器单元、其驱动方法、栅极驱动电路及显示面板与流程

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、其驱动方法、栅极驱动电路及显示面板。

背景技术：

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin Film Transistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高产能和良率。

一般的栅极驱动电路均是由多个级联的移位寄存器单元组成，通过各级移位寄存器单元实现依次向显示面板上的各行栅线输入扫描信号。目前，虽然可以通过输入较多的不同功能的控制信号来实现扫描信号的输出，但是这样导致栅极驱动电路中组成各级移位寄存器单元的开关晶体管的个数较多，以及各开关晶体管之间连接的具体结构也比较复杂，导致工艺难度加大，生产成本增加，甚至由于需要使用较多的信号线将多种不同功能的控制信号输入各级移位寄存器单元，从而造成显示面板的开口率降低，使得该显示面板不具备竞争力。

技术实现要素：

本发明实施例提供一种移位寄存器单元、其驱动方法、栅极驱动电路及显示面板，不仅结构简单，而且需要连接的用于实现扫描信号输出的不同功能的信号线较少，从而简化工艺复杂度，降低生产成本。

因此，本发明实施例提供了一种移位寄存器单元，包括：输入模块、复位模块、第一控制模块、第二控制模块、第一输出模块以及第二输出模块；其中，

所述输入模块分别与输入信号端以及第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；

所述复位模块分别与复位信号端、第一参考信号端以及所述第一节点相连；所述复位模块用于在所述复位信号端的控制下将所述第一参考信号端的信号提供给所述第一节点；

所述第一控制模块分别与所述第一参考信号端、所述第一节点以及第二节点相连；所述第一控制模块用于在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述第一节点；

所述第二控制模块分别与所述第一参考信号端、第二参考信号端、所述第一节点以及所述第二节点相连；所述第二控制模块用于在所述第二参考信号端的控制下将所述第二参考信号端的信号提供给所述第二节点，以及在所述第一节点的信号的控制下将所述第一参考信号端的信号提供给所述第二节点；

所述第一输出模块分别与时钟信号端、所述第一节点以及所述移位寄存器单元的驱动信号输出端相连；所述第一输出模块用于在所述第一节点的信号的控制下将所述时钟信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时保持所述第一节点与所述驱动信号输出端之间的电压差稳定；

所述第二输出模块分别与所述第一参考信号端、所述第二节点以及所述驱动信号输出端相连；所述第二输出模块用于在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二控制模块包括：第一开关晶体管、第二开关晶体管以及第三开关晶体管；其中，

所述第一开关晶体管的控制极与其第一极、以及所述第二开关晶体管的第一极均与所述第二参考信号端相连，所述第一开关晶体管的第二极与所述第二开关晶体管的控制极相连；

所述第二开关晶体管的控制极与其第二极均与所述第二节点相连；

所述第三开关晶体管的控制极与所述第一节点相连，第一极与所述第一参考信号端相连，第二极与所述第二节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述输入模块包括：第四开关晶体管；其中，

所述第四开关晶体管的控制极与其第一极均与所述输入信号端相连，第二极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述复位模块包括：第五开关晶体管；其中，

所述第五开关晶体管的控制极与所述复位信号端相连，第一极与所述第一参考信号端相连，第二极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一控制模块包括：第六开关晶体管；其中，

所述第六开关晶体管的控制极与所述第二节点相连，第一极与所述第一参考信号端相连，第二极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一输出模块包括：第七开关晶体管与电容；其中，

所述第七开关晶体管的控制极与所述第一节点相连，第一极与所述时钟信号端相连，第二极与所述驱动信号输出端相连；

所述电容的第一端与所述第一节点相连，第二端与所述驱动信号输出端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二输出模块包括：第八开关晶体管；其中，

所述第八开关晶体管的控制极与所述第二节点相连，第一极与所述第一参考信号端相连，第二极与所述驱动信号输出端相连。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器单元；其中，

第一级移位寄存器单元的输入信号端与第一帧触发信号端相连；

第二级移位寄存器单元的输入信号端与第二帧触发信号端相连；

第三级移位寄存器单元的输入信号端与第三帧触发信号端相连；

相邻的四个移位寄存器单元中，第四个移位寄存器单元的输入信号端与第一个移位寄存器单元的驱动信号输出端相连；

相邻的五个移位寄存器单元中，第一个移位寄存器单元的复位信号端与第五个移位寄存器单元的驱动信号输出端相连。

相应地，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。

相应地，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器单元的驱动方法，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，

在所述第一阶段，所述输入模块在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；所述第二控制模块在所述第二参考信号端的控制下将所述第二参考信号端的信号提供给所述第二节点，以及在所述第一节点的信号的控制下将所述第一参考信号端的信号提供给所述第二节点；所述第一输出模块在所述第一节点的信号的控制下将所述时钟信号端的信号提供给所述驱动信号输出端；

在所述第二阶段，所述第一输出模块在所述第一节点处于浮接状态时保持所述第一节点与所述驱动信号输出端之间的电压差稳定，以及在所述第一节点的信号的控制下将所述时钟信号端的信号提供给所述驱动信号输出端；所述第二控制模块在所述第二参考信号端的控制下将所述第二参考信号端的信号提供给所述第二节点，以及在所述第一节点的信号的控制下将所述第一参考信号端的信号提供给所述第二节点；

在所述第三阶段，所述复位模块在所述复位信号端的控制下将所述第一参考信号端的信号提供给所述第一节点；所述第二控制模块在所述第二参考信号端的控制下将所述第二参考信号端的信号提供给所述第二节点；所述第一控制模块在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述第一节点；所述第二输出模块在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端；

在所述第四阶段，所述第二控制模块在所述第二参考信号端的控制下将所述第二参考信号端的信号提供给所述第二节点；所述第一控制模块在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述第一节点；所述第二输出模块在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端。

本发明有益效果如下：

本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示面板，包括：输入模块、复位模块、第一控制模块、第二控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；复位模块用于在复位信号端的控制下将第一参考信号端的信号提供给第一节点；第一控制模块用于在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第二控制模块用于在第二参考信号端的控制下将第二参考信号端的信号提供给第二节点，以及在第一节点的信号的控制下将第一参考信号端的信号提供给第二节点；第一输出模块用于在第一节点的信号的控制下将时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端。因此，通过上述六个模块的相互配合，能够通过简单的结构以及较少的信号线来实现驱动信号输出端的输出，从而简化制备工艺，降低生产成本。

附图说明

图1为本发明实施例提供的移位寄存器单元的结构示意图；

图2a为本发明实施例提供的移位寄存器单元的具体结构示意图之一；

图2b为本发明实施例提供的移位寄存器单元的具体结构示意图之二；

图3a为图2a所示的移位寄存器单元的电路时序图；

图3b为图2b所示的移位寄存器单元的电路时序图；

图4为本发明实施例提供的栅极驱动电路的结构示意图；

图5为本发明实施例提供的移位寄存器单元的驱动方法的流程图。

具体实施方式

为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示面板的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本发明实施例提供了一种移位寄存器单元，如图1所示，包括：输入模块1、复位模块2、第一控制模块3、第二控制模块4、第一输出模块5以及第二输出模块6；其中，

输入模块1分别与输入信号端Input以及第一节点A相连；输入模块1用于在输入信号端Input的控制下将输入信号端Input的信号提供给第一节点A；

复位模块2分别与复位信号端Reset、第一参考信号端VSS以及第一节点A相连；复位模块2用于在复位信号端Reset的控制下将第一参考信号端VSS的信号提供给第一节点A；

第一控制模块3分别与第一参考信号端VSS、第一节点A以及第二节点B相连；第一控制模块3用于在第二节点B的信号的控制下将第一参考信号端VSS的信号提供给第一节点A；

第二控制模块4分别与第一参考信号端VSS、第二参考信号端VDD、第一节点A以及第二节点B相连；第二控制模块4用于在第二参考信号端VDD的控制下将第二参考信号端VDD的信号提供给第二节点B，以及在第一节点A的信号的控制下将第一参考信号端VSS的信号提供给第二节点B；

第一输出模块5分别与时钟信号端CLK、第一节点A以及移位寄存器单元的驱动信号输出端Output相连；第一输出模块5用于在第一节点A的信号的控制下将时钟信号端CLK的信号提供给驱动信号输出端Output，以及在第一节点A处于浮接状态时保持第一节点A与驱动信号输出端Output之间的电压差稳定；

第二输出模块6分别与第一参考信号端VSS、第二节点B以及驱动信号输出端Output相连；第二输出模块6用于在第二节点B的信号的控制下将第一参考信号端VSS的信号提供给驱动信号输出端Output。

本发明实施例提供的上述移位寄存器单元，包括：输入模块、复位模块、第一控制模块、第二控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；复位模块用于在复位信号端的控制下将第一参考信号端的信号提供给第一节点；第一控制模块用于在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第二控制模块用于在第二参考信号端的控制下将第二参考信号端的信号提供给第二节点，以及在第一节点的信号的控制下将第一参考信号端的信号提供给第二节点；第一输出模块用于在第一节点的信号的控制下将时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端。因此，本发明实施例提供的移位寄存器单元通过上述六个模块的相互配合，能够通过简单的结构以及较少的信号线来实现驱动信号输出端的输出，从而简化制备工艺，降低生产成本。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在输入信号端的有效脉冲信号为高电位时，第一参考信号端的电位为低电位，第二参考信号端的电位为高电位；或者，在输入信号端的有效脉冲信号为低电位时，第一参考信号端的电位为高电位，第二参考信号端的电位为低电位。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第二控制模块4具体可以包括：第一开关晶体管M1、第二开关晶体管M2以及第三开关晶体管M3；其中，

第一开关晶体管M1的控制极与其第一极、以及第二开关晶体管的第一极均与第二参考信号端VDD相连，第一开关晶体管M1的第二极与第二开关晶体管M2的控制极相连；

第二开关晶体管M2的控制极与其第二极均与第二节点B相连；

第三开关晶体管M3的控制极与第一节点A相连，第一极与第一参考信号端VSS相连，第二极与第二节点B相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第一开关晶体管M1、第二开关晶体管M2以及第三开关晶体管M3均可以为N型开关晶体管。或者，在输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第一开关晶体管M1、第二开关晶体管M2以及第三开关晶体管M3均可以为P型开关晶体管。在实际应用中，第一开关晶体管M1、第二开关晶体管M2以及第三开关晶体管M3的具体类型需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第一开关晶体管在第二参考信号端的控制下处于导通状态时，将第二参考信号端的信号提供给第二开关晶体管的控制极。第二开关晶体管在其控制极的信号的控制下处于导通状态时，将第二参考信号端的信号提供给第二节点。由于第一开关晶体管与第二开关晶体管可以构成静电环结构，即形成具有可变电阻的功能的结构，即在第一开关晶体管的第一极与第二开关晶体管的第二极之间的电压差越大时，流经第一开关晶体管的第一极与第二开关晶体管的第二极之间的电流就越大；在第一开关晶体管的第一极与第二开关晶体管的第二极之间的电压差非常小时，流经第一开关晶体管的第一极与第二开关晶体管的第二极之间的电流可以近似为0。第三开关晶体管在第一节点的信号的控制下处于导通状态时，将第一参考信号端的信号提供给第二节点。

以上仅是举例说明本发明实施例提供的移位寄存器单元中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，输入模块1具体可以包括：第四开关晶体管M4；其中，

第四开关晶体管M4的控制极与其第一极均与输入信号端Input相连，第二极与第一节点A相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第四开关晶体管M4可以为N型开关晶体管。或者，在输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第四开关晶体管M4也可以为P型开关晶体管。在实际应用中，第四开关晶体管M4的具体类型需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第四开关晶体管在输入信号端的控制下处于导通状态时，将输入信号端的信号提供给第一节点。

以上仅是举例说明本发明实施例提供的移位寄存器单元中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，复位模块2具体可以包括：第五开关晶体管M5；其中，

第五开关晶体管M5的控制极与复位信号端Reset相连，第一极与第一参考信号端VSS相连，第二极与第一节点A相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在复位信号端Reset的有效脉冲信号为高电位时，如图2a所示，第五开关晶体管M5可以为N型开关晶体管。或者，在复位信号端Reset的有效脉冲信号为低电位时，如图2b所示，第五开关晶体管M5也可以为P型开关晶体管。在实际应用中，第五开关晶体管M5的具体类型需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第五开关晶体管在复位信号端的控制下处于导通状态时，将第一参考信号端的信号提供给第一节点。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第五开关晶体管M5可以为N型开关晶体管。或者，在输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第五开关晶体管M5也可以为P型开关晶体管。在实际应用中，第五开关晶体管M5的具体类型需要根据实际应用环境来设计确定，在此不作限定。

以上仅是举例说明本发明实施例提供的移位寄存器单元中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第一控制模块3具体可以包括：第六开关晶体管M6；其中，

第六开关晶体管M6的控制极与第二节点B相连，第一极与第一参考信号端VSS相连，第二极与第一节点A相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第六开关晶体管M6可以为N型开关晶体管。或者，在输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第六开关晶体管M6也可以为P型开关晶体管。在实际应用中，第六开关晶体管M6的具体类型需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第六开关晶体管在第二节点的信号的控制下处于导通状态时，将第一参考信号端的信号提供给第一节点。

以上仅是举例说明本发明实施例提供的移位寄存器单元中第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第一输出模块5具体可以包括：第七开关晶体管M7与电容C；其中，

第七开关晶体管M7的控制极与第一节点A相连，第一极与时钟信号端CLK相连，第二极与驱动信号输出端Output相连；

电容C的第一端与第一节点A相连，第二端与驱动信号输出端Output相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第七开关晶体管M7可以为N型开关晶体管。或者，在输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第七开关晶体管M7也可以为P型开关晶体管。在实际应用中，第七开关晶体管M7的具体类型需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第七开关晶体管在第一节点的信号的控制下处于导通状态时，将时钟信号端的信号提供给驱动信号输出端。在第一节点处于浮接状态时，由于电容的自举作用，可以保持其两端的电压差稳定，即保持第一节点与驱动信号输出端之间的电压差稳定。

以上仅是举例说明本发明实施例提供的移位寄存器单元中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第二输出模块6具体可以包括：第八开关晶体管M8；其中，

第八开关晶体管M8的控制极与第二节点B相连，第一极与第一参考信号端VSS相连，第二极与驱动信号输出端Output相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第八开关晶体管M8可以为N型开关晶体管。或者，在输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第八开关晶体管M8也可以为P型开关晶体管。在实际应用中，第八开关晶体管M8的具体类型需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第八开关晶体管在第二节点的信号的控制下处于导通状态时，将第一参考信号端的信号提供给驱动信号输出端。

以上仅是举例说明本发明实施例提供的移位寄存器单元中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

进一步地，为了简化制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a所示，所有开关晶体管均可以为N型开关晶体管。或者，如图2b所示，所有开关晶体管均可以为P型开关晶体管。

进一步的，在具体实施时，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。

需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)，在此不作限定。在具体实施中，这些开关晶体管的第一极和第二极根据开关晶体管类型以及信号端的信号的不同，可以将第一极作为开关晶体管的源极或漏极，以及将第二极作为开关晶体管的漏极或源极，在此不作限定。

下面结合电路时序图对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各开关晶体管的控制极上的电位。

实施例一、

以图2a所示的移位寄存器单元的结构为例对其工作过程作以描述，其中，在图2a所示的移位寄存器单元中，所有开关晶体管均为N型开关晶体管；第一参考信号端VSS的电位为低电位，第二参考信号端VDD的电位为高电位；对应的输入输出时序图如图3a所示，具体地，选取如图3a所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在T1阶段，Input＝1，Reset＝0，CLK＝0。

由于Input＝1，因此第四开关晶体管M4导通。由于第四开关晶体管M4导通并将高电位的输入信号端Input的信号提供给第一节点A，因此第一节点A的电位为高电位。由于第一节点A的电位为高电位，因此第三开关晶体管M3和第七开关晶体管M7均导通，电容C充电。由于第七开关晶体管M7导通并将低电位的时钟信号端CLK的信号提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为低电位，即驱动信号输出端Output输出低电位的扫描信号。由于VDD＝1，因此第一开关晶体管M1导通并将高电位的第二参考信号端VDD的信号提供给第二开关晶体管M2的控制极，因此第二开关晶体管M2导通并将高电位的第二参考信号端VDD的信号提供给第二节点B。由于导通的第三开关晶体管M3可以导通低电位的第一参考信号端VSS与第二节点B，因此第一开关晶体管M1的第一极与第三开关晶体管的M3的第二极形成电流通路，使第二节点B的电位稳定为低电位。由于第二节点B的电位为低电位，因此第六开关晶体管M6与第八开关晶体管M8均截止。由于Reset＝0，因此第五开关晶体管M5截止。

在T2阶段，Input＝0，Reset＝0，CLK＝1。

由于Input＝0，因此第四开关晶体管M4截止，使得第一节点A处于浮接状态。由于第一节点A处于浮接状态，由于电容C的自举作用，可以保持其两端的电压差稳定，因此保持第一节点A的电位为高电位。由于第一节点A的电位为高电位，因此第三开关晶体管M3和第七开关晶体管M7均导通。由于第七开关晶体管M7导通并将高电位的时钟信号端CLK的信号提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为高电位。由于电容C的自举作用，可以保持其两端的电压差稳定，因此使第一节点A的电位被进一步拉高，使得第三开关晶体管M3和第七开关晶体管M7完全导通，从而使第七开关晶体管M7可以无电压损失的将高电位的时钟信号端CLK的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。由于VDD＝1，因此第一开关晶体管M1导通并将高电位的第二参考信号端VDD的信号提供给第二开关晶体管M2的控制极，因此第二开关晶体管M2导通并将高电位的第二参考信号端VDD的信号提供给第二节点B。由于完全导通的第三开关晶体管M3可以导通低电位的第一参考信号端VSS与第二节点B，因此第一开关晶体管M1的第一极与第三开关晶体管的M3的第二极形成电流通路，使第二节点B的电位稳定为低电位。由于第二节点B的电位为低电位，因此第六开关晶体管M6与第八开关晶体管M8均截止。由于Reset＝0，因此第五开关晶体管M5截止。

之后，Input＝0，Reset＝0，CLK＝0。

由于Input＝0，因此第四开关晶体管M4截止，使得第一节点A处于浮接状态。由于第一节点A处于浮接状态，由于电容C的自举作用，可以保持其两端的电压差稳定，因此保持第一节点A的电位为高电位。由于第一节点A的电位为高电位，因此第三开关晶体管M3和第七开关晶体管M7均导通。由于第七开关晶体管M7导通并将低电位的时钟信号端CLK的信号提供给驱动信号输出端Output，使驱动信号输出端Output的电位为低电位，因此驱动信号输出端Output输出低电位的扫描信号。由于VDD＝1，因此第一开关晶体管M1导通并将高电位的第二参考信号端VDD的信号提供给第二开关晶体管M2的控制极，因此第二开关晶体管M2导通并将高电位的第二参考信号端VDD的信号提供给第二节点B。由于导通的第三开关晶体管M3可以导通低电位的第一参考信号端VSS与第二节点B，因此第一开关晶体管M1的第一极与第三开关晶体管的M3的第二极形成电流通路，使第二节点B的电位稳定为低电位。由于第二节点B的电位为低电位，因此第六开关晶体管M6与第八开关晶体管M8均截止。由于Reset＝0，因此第五开关晶体管M5截止。

在T3阶段，Input＝0，Reset＝1，CLK＝1。

由于Reset＝1，因此第五开关晶体管M5导通。由于第五开关晶体管M5导通并将低电位的第一参考信号端VSS的信号提供给第一节点A，因此第一节点A的电位为低电位。由于第一节点A的电位为低电位，因此第三开关晶体管M3和第七开关晶体管M7均截止。由于VDD＝1，因此第一开关晶体管导通并将高电位的第二参考信号端VDD的信号提供给第二开关晶体管M2的控制极，因此第二开关晶体管M2导通并将高电位的第二参考信号端VDD的信号提供给第二节点B。由于第三开关晶体管M3截止，因此第一开关晶体管M1的第一极与第三开关晶体管M3的第二极不能形成电流通路，使得第二节点B的电位稳定为高电位。由于第二节点B的电位为高电位，因此第六开关晶体管M6与第八开关晶体管M8均导通。由于第六开关晶体管M6导通并将低电位的第一参考信号端VSS的信号提供给第一节点A，进一步保证第一节点A的电位为低电位。由于第八开关晶体管M8导通并将低电位的第一参考信号端VSS的信号提供给驱动信号输出端Output，使驱动信号输出端Output的电位为低电位，因此驱动信号输出端Output输出低电位的扫描信号。

在T4阶段，Input＝0，Reset＝0，CLK＝0。

由于VDD＝1，因此第一开关晶体管M1导通并将高电位的第二参考信号端VDD的信号提供给第二开关晶体管M2的控制极，因此第二开关晶体管M2导通并将高电位的第二参考信号端VDD的信号提供给第二节点B，因此第二节点B的电位稳定为高电位。由于第二节点B的电位为高电位，因此第六开关晶体管M6与第八开关晶体管M8均导通。由于第八开关晶体管M8导通并将低电位的第一参考信号端VSS的信号提供给驱动信号输出端Output，使驱动信号输出端Output的电位为低电位，因此驱动信号输出端Output输出低电位的扫描信号。由于第六开关晶体管M6导通并将低电位的第一参考信号端VSS的信号提供给第一节点A，因此第一节点A的电位为低电位。由于第一节点A的电位为低电位，因此第三开关晶体管M3和第七开关晶体管M7均截止。

之后，Input＝0，Reset＝0，CLK＝1。具体工作过程与T4阶段在Input＝0，Reset＝0，CLK＝0时的工作过程基本相同，在此不作赘述。

本发明实施例提供的上述移位寄存器单元，在T4阶段之后，一直重复执行T4阶段的工作过程，直至输入信号端Input的电位再次变为高电位。

在实际应用中，一般将第一参考信号端的电压设置为-8V，将第二参考信号端的电压设置为30V。在T1阶段，由于第一开关晶体管M1的第一极与第三开关晶体管的M3的第二极可以形成电流通路，可以使第二节点B的低电位的电压稳定为0V。在T2阶段，由于第一开关晶体管M1的第一极与完全导通的第三开关晶体管的M3的第二极可以形成电流通路，可以使第二节点B的低电位的电压稳定为-4V。在T3阶段，由于第一开关晶体管M1的第一极与第三开关晶体管的M3的第二极可以形成电流通路，可以使第二节点B的低电位的电压稳定为0V。

实施例一中的移位寄存器单元由于仅包括8个开关晶体管和1个电容，因此结构简单，可以通过较少的用于输入不同信号的信号线来实现扫描信号的输出，从而简化制备工艺，降低生产成本。并且由于第一开关晶体管和第二开关晶体管可以形成静电环结构，即类似于可变电阻的功能，可以在T2阶段之后使第二节点近似为高电位的第二参考信号端的电压信号，从而保证第六开关晶体管与第八开关晶体管的导通，以保证驱动信号输出端可以稳定的输出低电位的扫描信号。

实施例二、

以图2b所示的移位寄存器单元的结构为例对其工作过程作以描述，其中，在图2b所示的移位寄存器单元中，所有开关晶体管均为P型开关晶体管；第一参考信号端VSS的电位为高电位，第二参考信号端VDD的电位为低电位；对应的输入输出时序图如图3b所示，具体地，选取如图3b所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在T1阶段，Input＝0，Reset＝1，CLK＝1。

由于Input＝0，因此第四开关晶体管M4导通。由于第四开关晶体管M4导通并将高电位的输入信号端Input的信号提供给第一节点A，因此第一节点A的电位为低电位。由于第一节点A的电位为低电位，因此第三开关晶体管M3和第七开关晶体管M7均导通，电容C充电。由于第七开关晶体管M7导通并将高电位的时钟信号端CLK的信号提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为高电位，即驱动信号输出端Output输出高电位的扫描信号。由于VDD＝0，因此第一开关晶体管M1导通并将低电位的第二参考信号端VDD的信号提供给第二开关晶体管M2的控制极，因此第二开关晶体管M2导通并将低电位的第二参考信号端VDD的信号提供给第二节点B。由于导通的第三开关晶体管M3可以导通高电位的第一参考信号端VSS与第二节点B，因此第一开关晶体管M1的第一极与第三开关晶体管的M3的第二极形成电流通路，使第二节点B的电位稳定为高电位。由于第二节点B的电位为高电位，因此第六开关晶体管M6与第八开关晶体管M8均截止。由于Reset＝1，因此第五开关晶体管M5截止。

在T2阶段，Input＝1，Reset＝1，CLK＝0。

由于Input＝1，因此第四开关晶体管M4截止，使得第一节点A处于浮接状态。由于第一节点A处于浮接状态，由于电容C的自举作用，可以保持其两端的电压差稳定，因此保持第一节点A的电位为低电位。由于第一节点A的电位为低电位，因此第三开关晶体管M3和第七开关晶体管M7均导通。由于第七开关晶体管M7导通并将低电位的时钟信号端CLK的信号提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为低电位。由于电容C的自举作用，可以保持其两端的电压差稳定，因此使第一节点A的电位被进一步拉低，使得第三开关晶体管M3和第七开关晶体管M7完全导通，从而使第七开关晶体管M7可以无电压损失的将低电位的时钟信号端CLK的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。由于VDD＝0，因此第一开关晶体管M1导通并将低电位的第二参考信号端VDD的信号提供给第二开关晶体管M2的控制极，因此第二开关晶体管M2导通并将低电位的第二参考信号端VDD的信号提供给第二节点B。由于完全导通的第三开关晶体管M3可以导通高电位的第一参考信号端VSS与第二节点B，因此第一开关晶体管M1的第一极与第三开关晶体管的M3的第二极形成电流通路，使第二节点B的电位稳定为高电位。由于第二节点B的电位为高电位，因此第六开关晶体管M6与第八开关晶体管M8均截止。由于Reset＝1，因此第五开关晶体管M5截止。

之后，Input＝1，Reset＝1，CLK＝1。

由于Input＝1，因此第四开关晶体管M4截止，使得第一节点A处于浮接状态。由于第一节点A处于浮接状态，由于电容C的自举作用，可以保持其两端的电压差稳定，因此保持第一节点A的电位为低电位。由于第一节点A的电位为低电位，因此第三开关晶体管M3和第七开关晶体管M7均导通。由于第七开关晶体管M7导通并将高电位的时钟信号端CLK的信号提供给驱动信号输出端Output，使驱动信号输出端Output的电位为高电位，因此驱动信号输出端Output输出高电位的扫描信号。由于VDD＝0，因此第一开关晶体管M1导通并将低电位的第二参考信号端VDD的信号提供给第二开关晶体管M2的控制极，因此第二开关晶体管M2导通并将低电位的第二参考信号端VDD的信号提供给第二节点B。由于导通的第三开关晶体管M3可以导通高电位的第一参考信号端VSS与第二节点B，因此第一开关晶体管M1的第一极与第三开关晶体管的M3的第二极形成电流通路，使第二节点B的电位稳定为高电位。由于第二节点B的电位为高电位，因此第六开关晶体管M6与第八开关晶体管M8均截止。由于Reset＝1，因此第五开关晶体管M5截止。

在T3阶段，Input＝1，Reset＝0，CLK＝0。

由于Reset＝0，因此第五开关晶体管M5导通。由于第五开关晶体管M5导通并将高电位的第一参考信号端VSS的信号提供给第一节点A，因此第一节点A的电位为高电位。由于第一节点A的电位为高电位，因此第三开关晶体管M3和第七开关晶体管M7均截止。由于VDD＝0，因此第一开关晶体管导通并将低电位的第二参考信号端VDD的信号提供给第二开关晶体管M2的控制极，因此第二开关晶体管M2导通并将低电位的第二参考信号端VDD的信号提供给第二节点B。由于第三开关晶体管M3截止，因此第一开关晶体管M1的第一极与第三开关晶体管M3的第二极不能形成电流通路，使得第二节点B的电位稳定为低电位。由于第二节点B的电位为低电位，因此第六开关晶体管M6与第八开关晶体管M8均导通。由于第六开关晶体管M6导通并将高电位的第一参考信号端VSS的信号提供给第一节点A，进一步保证第一节点A的电位为高电位。由于第八开关晶体管M8导通并将高电位的第一参考信号端VSS的信号提供给驱动信号输出端Output，使驱动信号输出端Output的电位为高电位，因此驱动信号输出端Output输出高电位的扫描信号。

在T4阶段，Input＝1，Reset＝1，CLK＝1。

由于VDD＝0，因此第一开关晶体管M1导通并将低电位的第二参考信号端VDD的信号提供给第二开关晶体管M2的控制极，因此第二开关晶体管M2导通并将低电位的第二参考信号端VDD的信号提供给第二节点B，因此第二节点B的电位稳定为低电位。由于第二节点B的电位为低电位，因此第六开关晶体管M6与第八开关晶体管M8均导通。由于第八开关晶体管M8导通并将高电位的第一参考信号端VSS的信号提供给驱动信号输出端Output，使驱动信号输出端Output的电位为高电位，因此驱动信号输出端Output输出高电位的扫描信号。由于第六开关晶体管M6导通并将高电位的第一参考信号端VSS的信号提供给第一节点A，因此第一节点A的电位为高电位。由于第一节点A的电位为高电位，因此第三开关晶体管M3和第七开关晶体管M7均截止。

之后，Input＝1，Reset＝1，CLK＝0。具体工作过程与T4阶段在Input＝1，Reset＝1，CLK＝1时的工作过程基本相同，在此不作赘述。

本发明实施例提供的上述移位寄存器单元，在T4阶段之后，一直重复执行T4阶段的工作过程，直至输入信号端Input的电位再次变为高电位。

实施例二中的移位寄存器单元由于仅包括8个开关晶体管和1个电容，因此结构简单，可以通过较少的用于输入不同信号的信号线来实现扫描信号的输出，从而简化制备工艺，降低生产成本。并且由于第一开关晶体管和第二开关晶体管可以形成静电环结构，即类似于可变电阻的功能，可以在T2阶段之后使第二节点近似为低电位的第二参考信号端的电压信号，从而保证第六开关晶体管与第八开关晶体管的导通，以保证驱动信号输出端可以稳定的输出高电位的扫描信号。

基于同一发明构思，本发明实施例还提供了一种本发明实施例提供的任一种移位寄存器单元的驱动方法，如图4所示，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，

S401、在第一阶段，输入模块在输入信号端的控制下将输入信号端的信号提供给第一节点；第二控制模块在第二参考信号端的控制下将第二参考信号端的信号提供给第二节点，以及在第一节点的信号的控制下将第一参考信号端的信号提供给第二节点；第一输出模块在第一节点的信号的控制下将时钟信号端的信号提供给驱动信号输出端；

S402、在第二阶段，第一输出模块在第一节点处于浮接状态时保持第一节点与驱动信号输出端之间的电压差稳定，以及在第一节点的信号的控制下将时钟信号端的信号提供给驱动信号输出端；第二控制模块在第二参考信号端的控制下将第二参考信号端的信号提供给第二节点，以及在第一节点的信号的控制下将第一参考信号端的信号提供给第二节点；

S403、在第三阶段，复位模块在复位信号端的控制下将第一参考信号端的信号提供给第一节点；第二控制模块在第二参考信号端的控制下将第二参考信号端的信号提供给第二节点；第一控制模块在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第二输出模块在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端；

S404、在第四阶段，第二控制模块在第二参考信号端的控制下将第二参考信号端的信号提供给第二节点；第一控制模块在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第二输出模块在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端。

本发明实施例提供的上述移位寄存器单元的驱动方法，能够通过简单的结构以及较少的信号线来实现驱动信号输出端的输出，从而简化制备工艺，降低生产成本。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图5所示，包括：级联的多个本发明实施例提供的上述任一种移位寄存器单元：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器单元，1≤n≤N)；其中，

第一级移位寄存器单元SR(1)的输入信号端Input与第一帧触发信号端STV1相连；

第二级移位寄存器单元SR(2)的输入信号端Input与第二帧触发信号端STV2相连；

第三级移位寄存器单元SR(3)的输入信号端Input与第三帧触发信号端STV3相连；

相邻的四个移位寄存器单元中，第四个移位寄存器单元SR(n+1)的输入信号端Input与第一个移位寄存器单元SR(n-2)的驱动信号输出端Output相连；

相邻的五个移位寄存器单元中，第一个移位寄存器单元SR(n-2)的复位信号端Reset与第五个移位寄存器单元SR(n+2)的驱动信号输出端Output相连。

具体地，上述栅极驱动电路中的每个移位寄存器单元的具体结构与本发明上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。该栅极驱动电路可以应用于液晶显示面板中，也可以应用于有机电致发光显示面板中，在此不作限定。

具体地，在本发明提供的上述栅极驱动电路中，第一帧触发信号端、第二帧触发信号端以及第三帧触发信号端可以为同一帧触发信号端。

具体地，在本发明提供的上述栅极驱动电路中，如图5所示，各级移位寄存器单元的第一参考信号端VSS均与同一信号端即第一直流信号端vss相连；各级移位寄存器单元的第二参考信号端VDD均与同一信号端即第二直流信号端vdd相连。

具体地，在本发明提供的上述栅极驱动电路中，如图5所示，第6k+1级移位寄存器单元的时钟信号端CLK均与同一时钟端即第一时钟端ck1相连；第6k+2级移位寄存器单元的时钟信号端CLK均与同一时钟端即第二时钟端ck2相连；第6k+3级移位寄存器单元的时钟信号端CLK均与同一时钟端即第三时钟端ck3相连；第6k+4级移位寄存器单元的时钟信号端CLK均与同一时钟端即第四时钟端ck4相连；第6k+5级移位寄存器单元的时钟信号端CLK均与同一时钟端即第五时钟端ck5相连；第6k+6级移位寄存器单元的时钟信号端CLK均与同一时钟端即第六时钟端ck6相连；其中，k为大于或等于0的整数。并且，第一时钟端ck1的信号与第四时钟端ck4的信号相位相反，周期相同；第二时钟端ck2的信号与第五时钟端ck5的信号相位相反，周期相同；第三时钟端ck3的信号与第六时钟端ck6的信号相位相反，周期相同。

基于同一发明构思，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。该显示面板解决问题的原理与前述移位寄存器单元相似，因此该显示面板的实施可以参见前述移位寄存器单元的实施，重复之处在此不再赘述。

在具体实施时，本发明实施例提供的上述显示面板可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示面板的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示面板，包括：输入模块、复位模块、第一控制模块、第二控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；复位模块用于在复位信号端的控制下将第一参考信号端的信号提供给第一节点；第一控制模块用于在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第二控制模块用于在第二参考信号端的控制下将第二参考信号端的信号提供给第二节点，以及在第一节点的信号的控制下将第一参考信号端的信号提供给第二节点；第一输出模块用于在第一节点的信号的控制下将时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端。因此，通过上述六个模块的相互配合，能够通过简单的结构以及较少的信号线来实现驱动信号输出端的输出，从而简化制备工艺，降低生产成本。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。