一种高频超声激励电路和高频血管内超声系统的利记博彩app
【技术领域】
[0001]本申请涉及电子电路技术领域，更具体地说，涉及一种高频超声激励电路和高频血管内超声系统。
【背景技术】
[0002]在超高频血管内超声系统(intravenous ultrasound，IVUS)中，为了获得更优的血管组织分辨率，超声换能器激励频率通常高达60MHz。高频激励电路通常采用金属-氧化物半导体场效应管(metal-oxide semiconductor FET，简称MOSFET)作为功率激励器件。为了提高电源效率，MOSFET工作在开关状态。60MHz的开关频率，要求MOSFET管打开和关闭控制的时间准确度在I个纳秒以下。MOSFET管开关时间稍有偏差就可能导致激励频率不准确、激励电压不稳定、激励波形畸变、电路故障(M0SFET管损坏)，从而降低超高频血管内超声系统的成像质量和系统可靠性。
[0003]参见图1和图2，现有的血管内超声系统采用FPGA(Field —Programmable Gate八^&7，？?64以下简称??64)或10]20输出阶跃信号201到时间延时电路30;反向器^)1'1和延时线A的时间延迟经过与门AND后，在C点形成等于激励脉冲周期的一半单脉冲207。延时线B和延时线C分别对与门AND输出的脉冲信号进行延时，经过驱动电路40进行功率放大后，控制激励电路60输出对换能器60的激励信号206。在该方案中，激励信号206的频率由时间延时电路中的反向器NOTl和延时线A决定，不能由根据换能器60的特性灵活调整。另一缺点是，延时线B和延时线C的时间延迟准确度会对激励信号的幅度和相位产生显著影响，可能弓丨起电路故障或降低图像质量。例如由于延时线B和延时线C的设置误差，可能会引起D点驱动信号208的负脉冲与E点209的正脉冲重叠，而可能导致上管Ml和下管M2同时导通，引起电路故障，或由于上管Ml或下管M2导通时间过短，导致激励信号206的正电压或负电压过低，产生的超声信号过小，而引起图像质量降低。通常延时线的时间延迟的精度和误差都较大，延迟调整步长大多在几个纳秒以上，例如maxim公司的DS140U芯片的最小时间调整步长是4纳秒，误差高达20 %。对于60MHz以上激励频率的血管内超声系统，半个周期小于8.4纳秒。对于使用DS140U芯片，时间延迟相对误差高达9.5%，因而，该激励方案不能准确调整驱动信号208和209的相对延迟τ，可能会引起电路故障或图像质量降低。
[0004]针对于图1中存在的问题，参见图3，现有的另一种实现方案是，采用FPGA20直接产生延迟信号，取代时间延迟电路30，该方案可以由软件根据换能器60特性灵活调整激励信号206的频率。但是经研究发现，尽管FPGA20输出端口的时间延迟差异可以忽略，但是由于驱动电路40中的反向器Ν0Τ2、功率驱动器41、上管Ml和下管M2的响应特性差异，其累计时间延迟差异通常在I个纳秒以上，仍然存在不能准确调整驱动信号208和209的相对时间延迟τ的问题，引起电路故障和图像质量降低的根源仍然存在。
[0005]以上提到现有两种高频血管内超声系统的换能器激励电路方案，由于驱动信号204和驱动信号205的时间延迟控制精度低，用于产生60MHz以上激励信号时，可能会导致电路故障或成像质量降低的问题。
【发明内容】
[000?]有鉴于此，本发明实施例提供一种尚频超声激励电路和尚频血管内超声系统，以实现降低电路的故障概率、提高成像质量。
[0007]为实现上述目的，本发明实施例提供如下技术方案:
[0008]一种高频超声激励电路，包括:
[0009]晶振；
[0010]现场可编辑门阵列，所述现场可编辑门阵列的锁相环与所述晶振的输出端相连；
[0011]时间延迟电路，所述延时电路包括:与所述现场可编辑门阵列中的激励电路的第一输出端相连的第一延时电路，与所述现场可编辑门阵列中的激励电路的第二输出端相连的第二延时电路，所述第一延时电路用于对激励电路中的第一开关管的导通时间进行亚纳秒量级范围内调整，所述第二延时电路用于对激励电路中的第二开关管的导通时间进行亚纳秒量级调整；
[0012]驱动电路，所述驱动电路包括:输入端与所述第一延时电路的输出端相连的反相器，输入端与所述反相器输出端相连的第一功率驱动器，输入端与所述第二延时电路的输出端相连的第二功率驱动器；
[0013]激励电路，所述激励电路中的第一开关管的控制端通过第一隔直电容与所述第一功率驱动器的输出端相连，所述激励电路中的第二开关管的控制端通过第二隔直电容与所述第二功率驱动器的输出端相连；
[0014]阳极与所述第一开关管的第一端相连的第一二极管；
[0015]阴极与所述第二开关管的第一端相连的第二二极管；
[0016]主绕组第一端与所述第一二极管的阴极、第二二极管的阳极相连的高频变压器，所述高频变压器的主绕组的第二端接地；
[0017]串联在所述高频变压器的次级绕组的第一端和第二端之间的换能器，所述次级绕组的第二端接地。
[0018]优选的，上述高频超声激励电路中，所述第一延时电路和第二延时电路均包括:
[0019]第一电阻；
[0020]与所述第一电阻并联的第三二极管，所述第三二极管的阴极与所述第一电阻的第一端相连；
[0021]—端与所述第一电阻的第二端相连、另一端接地的第三电容；
[0022]其中，所述第一电阻为可调电阻和/或所述第三电容为可调电容，所述第一电阻的第一端作为延时电路的输入端，所述第一电阻的第二端作为延时电路的输出端。
[0023]优选的，上述高频超声激励电路中，所述第一延时电路调节所述第一开关管的导通时间变化量的变化范围不小于预设值;所述第二延时电路调节所述第二开关管的导通时间变化量的变化范围不小于预设值；
[0024]所述预设值为锁相环PLL输出的一个高频时钟周期。
[0025]优选的，上述高频超声激励电路中，所述激励电路包括:
[0026]第一开关管和第二开关管；
[0027]阳极与所述第一开关管的控制端相连、阴极与所述第一开关管的第二端相连的第四二极管；
[0028]—端与第一供电电源和所述第一开关管的第二端相连、另一端接地的第四电容；
[0029]与所述第四二极管并联的第二电阻；
[0030]阳极与所述第二开关管的控制端相连、阴极与所述第二开关管的第二端相连的第五二极管；
[0031]—端与第二供电电源和所述第二开关管的第二端相连、另一端接地的第五电容；
[0032]与所述第五二极管并联的第三电阻。
[0033]优选的，上述高频超声激励电路中，所述第一延时电路和第二延时电路内均设置有LC震荡电路，所述LC震荡电路中的电感的感抗值和/或电容的容抗值可调。
[0034]优选的，上述高频超声激励电路中，所述第一延时电路和第二延时电路均包括:
[0035]第一电阻；
[0036]与所述第一电阻并联的第三二极管，所述第三二极管的阴极与所述第一电阻的第一端相连；
[0037]一端与所述第一电阻的第二端相连、另一端接地的第三电容；
[0038]输入端与所述第一电阻第二端相连的LC振荡电路；
[0039]其中，所述第一电阻的阻值、所述第三电容的电容值、所述LC震荡电路中的电抗的感抗值和/或所述LC震荡电路中的电容的容抗值可调，所述第一电阻的第一端作为延时电路的输入端，所述L C震荡电路的输出端作为延时电路的输出端。
[0040]—种尚频血管内超声系统，应用有上述任意一项公开的尚频超声激励电路。
[0041]基于上述技术方案，本发明实施例提供的高频超声激励电路，通过在所述FPGA与所述驱动电路之间设置所述时间延迟电路，所述时间延迟电路中的第一延时电路的设置使得所述激励电路中第一开关管(上管)的导通时间产生了T1时间的延时，第二延时电路的设置使得所述第二开关管(下管)的导通时间产生了 τ4时间的延时，通过合理的设置所述第一延时电路和第二延时电路的延时参数，可对所述第一开关管和第二开关管的导通时间进行亚纳秒量调整。进而通过所述FPGA和所述时间延迟电路配合使用，提高了驱动信号和驱动信号的时间延迟的控制精度，进而实现了所述第一开关管和第二开关管的导通时间和延时的精确控制，可使得输出的激励脉冲幅度和宽度满足成像指标要求，从而提高了应用所述尚频超声激励电路的尚