技术编号:10266653
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。 目前,射频芯片发射接收通道一般采用本振时钟,其由PLL(Phase Locked Loop, 锁相环)提供。时钟的噪声直接影响系统性能,对其噪声要求很高。PLL中的VC0 (压控振荡 器)噪声是影响PLL噪声的主要原因之一,而VC0通常是LC(电感-电容)结构,依据Real模型 (实物模型),对电流偏置型LC负阻振荡器(VC0)的相位噪声为γ为M0S管的体效应系数,Rp为电感并联电阻,I 为VC0电流,V。为VC0输出幅度,gmbiasSVC0中M0S跨...
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