半导体器件的利记博彩app
【专利摘要】公开了半导体器件。所述半导体器件的制造方法包括：在半导体衬底的第一表面形成阱区，半导体衬底和阱区分别为彼此相反的第一掺杂类型和第二掺杂类型；在阱区上形成栅介质层；在栅介质层上形成栅导体层；在阱区中形成第二掺杂类型的基区；在基区中形成第一掺杂类型的发射区；在发射区上形成发射电极；进行预处理，在半导体衬底的第二表面附近的区域形成预处理区；在半导体衬底的第二表面形成第一掺杂类型的集电区；在集电区上形成集电电极；以及进行第一热处理，第一热处理激活第一掺杂区的掺杂剂并且在集电区附近形成缺陷层。该方法通过引入缺陷层以降低半导体器件制造后期的热处理温度和获得高杂质激活。
【专利说明】
半导体器件
技术领域
[0001]本实用新型涉及集成电路制造领域，更具体地，涉及半导体器件。
【背景技术】
[0002]集成电路包括在单个半导体衬底形成并且由布线互连在一起的多个半导体器件。在集成电路中，半导体器件可以用作功率开关或信号处理器件。功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS(垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS (横向扩散金属氧化物半导体)场效应晶体管以及IGBT (绝缘栅双极型晶体管)等。IGBT是由BJT(双极型三极管)和FET(场效应晶体管)组成的复合全控型电压驱动式功率半导体器件。IGBT兼具BJT和FET两者的优点，即高输入阻抗和低导通压降的特点，因此具有很好的开关特性，广泛地应用于具有高压、强电流等特点的领域中，例如，交流电机、变频器、开关电源、照明电路、牵引传动等领域。
[0003]在制造功率半导体器件的工艺中需要在半导体衬底中注入杂质，以及进行退火，以激活杂质。例如，在制作IGBT时，在半导体衬底的第一表面形成发射区之后，还需要在半导体衬底相对的第二表面形成集电区。为此，先对半导体衬底进行减薄，以达到预定厚度，然后从半导体衬底的第二表面注入杂质，再进行退火以激活杂质，使得半导体衬底中的掺杂区作为集电区。然而，由于半导体器件中已经形成多个金属层和掺杂区，因此，针对集电区的退火的温度不能过高，以免已经形成的金属层损坏，或者掺杂区发生不希望的扩散。另一方面，如果该退火温度过低，则杂质的激活率低，导致IGBT饱和电压降高以及开关损耗大。
[0004]因此，期望进一步改进半导体器件的制造方法，使得后继的杂质激活退火可以在低温条件下也能实现高激活率。
【实用新型内容】
[0005]为解决上述技术问题，本实用新型提供一种半导体器件，其中引入缺陷层以降低半导体器件制造后期的热处理温度和获得高杂质激活率。
[0006]根据本实用新型的一方面，提供一种半导体器件的制造方法，包括:在半导体衬底的第一表面形成阱区，所述半导体衬底和所述阱区分别为第一掺杂类型;在所述阱区上形成栅介质层;在所述栅介质层上形成栅导体层;在所述阱区中形成第二掺杂类型的基区，所述第二掺杂类型与所述第一掺杂类型相反;在所述基区中形成第一掺杂类型的发射区；在所述发射区上形成发射电极;进行预处理，在半导体衬底的第二表面附近的区域形成预处理区；在半导体衬底的第二表面形成第一掺杂类型的集电区；在所述集电区上形成集电电极；以及进行第一热处理，所述第一热处理激活第一掺杂区的掺杂剂并且在所述集电区附近形成缺陷层。
[0007]优选地，在形成集电区的步骤和形成集电电极的步骤之间，还包括:进行后处理，在半导体衬底位于第一掺杂区附近的区域中产生缺陷。
[0008]优选地，所述预处理和所述后处理通过离子注入或辐照产生所述缺陷。
[0009]优选地，所述离子注入采用的掺杂剂为选自氢、氦、硫、氧和砸中的至少一种。
[0010]优选地，在预处理中采用的离子注入的注入能量为25KeV?500KeV，注入剂量为lEll/cm2?lE15/cm2。
[0011 ] 优选地，在后处理中采用的离子注入的注入能量为200KeV?600KeV，注入剂量为lEll/cm2?lE15/cm2。
[0012]优选地，在后处理中进行多次离子注入，所述多次离子注入的注入能量递减，注入剂量相同，从而形成多个大致等峰值但不同深度的缺陷区。
[0013]优选地，所述第一热处理的温度为350°C?420°C之间，时间为10分钟至60分钟之间。
[0014]优选地，在形成集电区的步骤和形成集电电极的步骤之间，还包括第二热处理，所述第一热处理和所述第二热处理共同激活第一掺杂区的掺杂剂并且在第一掺杂区附近形成缺陷层。
[0015]优选地，所述第一热处理的温度为400°C?450°C之间，时间为0.5小时至2小时之间。
[0016]优选地，第一掺杂类型为选自P型和N型中的一种，第二掺杂类型为选自P型和N型中的另一种。
[0017]优选地，在进行预处理的步骤之前，还包括:进行减薄处理，以减小所述半导体衬底的厚度。
[0018]根据本实用新型的另一方面，提供一种半导体器件，包括:位于半导体衬底中第一表面附近的阱区，所述半导体衬底和所述阱区分别为第一掺杂类型;位于所述阱区上的栅介质层;位于所述栅介质层上的栅导体层;位于所述阱区中的第二掺杂类型的基区，所述第二掺杂类型与所述第一掺杂类型相反;位于所述基区中的第一掺杂类型的发射区；位于所述发射区上的发射电极;位于所述半导体衬底中第二表面附近的集电区；缺陷层，所述缺陷层位于所述集电区附近的区域中；以及位于所述集电区上的集电电极。
[0019]优选地，所述缺陷层包括选自氢、氦、硫、氧和砸中的至少一种掺杂剂。
[0020]优选地，所述缺陷层包括多个大致等峰值但不同深度的缺陷区。
[0021 ] 优选地，第一掺杂类型为选自P型和N型中的一种，第二掺杂类型为选自P型和N型中的另一种。
[0022]与现有技术相比，本实用新型在半导体器件集电区杂质注入掺杂之前采用离子注入的预处理，可以显著提升半导体器件的集电区杂质的在低温热处理的激活率，进而改善半导体器件的导通压降，降低其导通损耗;并且，通过该离子辐照处理，可以抑制半导体器件集电区杂质热处理过程中的扩散结深，特别的，对于集电区采用P型杂质掺杂的半导体器件，能够有效降该器件的关断损耗；
[0023]进一步的，采用200KeV以上的能量对保留的预设厚度区域的下表面进行至少一次的H+离子注入/辐照处理，两次以及两次以上注入/辐照能量不同，形成具有连续的等峰值分布的缺陷层，所述的缺陷层经过一定温度条件的热处理后可以在体内形成额外的复合中心，该复合中心可以起到N型杂质补偿作用，减少半导体器件的少子寿命，从而达到进一步降低半导体器件的开关损耗的目的；再者，本实用新型在对保留的预设厚度区域的下表面进行至少一次的H+离子注入/辐照处理之后，直接在半导体衬底保留的预设厚度区域的下表面沉积金属层，然后再对半导体衬底保留的预设厚度区域以及金属层进行热处理工艺，无需在H+离子注入/辐照之后进行额外的热处理工艺，减少了工艺步骤，节约了加工成本。
[0024]热处理工艺的温度设置要求不能够使得IGBT器件已形成的上表面金属层发生损坏，因此该退火热处理的温度设置的比较低，在此温度下注入杂质的激活率不够理想，导致IGBT器件的饱和电压降较高。特别的，对于现代IGBT器件产品，为提高IGBT器件的工作频率，通常会采用轻掺杂的集电区杂质的设定，此时对集电区杂质低温热处理的激活率要求进一步提升。本实用新型不仅解决了半导体器件集电区注入杂质在低温热处理过程中激活率较低的问题，同时提供了提高半导体器件开关频率的工艺方案。
【附图说明】
[0025]通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0026]图1至11示出根据本实用新型实施例的半导体器件制造方法不同阶段的截面图；
[0027]图12示出根据本实用新型的实施例的半导体器件的掺杂浓度分别和缺陷分布；
[0028]图13示出本实用新型实施例和现有技术的半导体器件制造方法的热处理温度与半导体器件的饱和电压降之间关系的曲线。
【具体实施方式】
[0029]以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0030]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0031]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B邻接，而非A位于B中形成的掺杂区中。
[0032]在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
[0033]在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。
[0034]除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括II1-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如S1、Ge0
[0035]图1至11示出根据本实用新型实施例的半导体器件制造方法不同阶段的截面图。在该实施例中，以非穿通型绝缘栅双极晶体管(NPT-1GBT)作为半导体器件的实例。
[0036]绝缘栅双极晶体管(IGBT)是金属氧化物半导体场效应晶体管(MOSFET)与双极结型晶体管(BJT)的复合型功率器件。非穿通型绝缘栅双极晶体管(NPT-1GBT)采用薄衬底技术，以离子注入杂质从而在衬底中形成发射区，以代替高复杂度和高成本的外延层，从而可以降低生产成本。本实用新型实施例涉及NPT-1GBT的制造工艺的进一步改进。
[0037]在该实施例中，半导体衬底101例如是〈100〉晶向且为N型掺杂类型的硅晶片。
[0038]例如，采用区熔法单晶生长技术可以形成单晶硅衬底，并且可以掺杂成所需的掺杂类型。单晶硅衬底的掺杂浓度可以根据期望的电阻率选择，例如，该实施例中的半导体衬底101掺杂浓度可以为5E14/cm3至5E15/cm3之间，电阻率优选在20?80ohm*cm之间。
[0039]接着，通过第一离子注入，在半导体衬底101上形成第一掺杂类型的阱区112，如图1所示，其中箭头表示离子注入的方向。第一掺杂类型与第二掺杂类型相反，分别为选自N型和P型中的一种。在该实施例中，阱区112为N型掺杂区。
[0040]在离子注入前，在半导体衬底101上形成光致抗蚀剂层，通过光刻将光致抗蚀剂层形成包含开口的掩模，然后经由掩模进行离子注入。该掩模作为离子注入的遮挡掩模，掩模的开口部分图案与将要形成的阱区112的图案相同。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0041]控制离子注入的能量和掺杂剂的剂量，可以控制掺杂剂在阱区112中的深度及掺杂浓度分布。优选地，阱区112从半导体衬底101的表面向下延伸达到深度超过10微米的位置。为此，离子注入的能量约为800keV-1500keV，从而通过高能量注入到达期望的深度。例如，为了形成N型阱区112，可以采用磷元素或砷元素作为掺杂剂，注入剂量为5E12/cm2?5E14/cm2。
[0042]接着，在半导体结构的表面上依次形成栅介质层114和栅导体层115，如图2所示。
[0043]栅介质层例如是通过热氧化形成的介质层，或者通过已知的沉积工艺工艺形成的介质层。栅导体层例如是通过已知的沉积工艺形成的导体层。这些已知的沉积工艺包括物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)等。在该实施例中，栅介质层例如是通过热氧化形成的氧化硅层，栅导体层例如是通过溅射形成的掺杂多晶硅层，其中溅射是物理气相沉积的一种工艺。在该实施例中，栅介质层114例如是厚度80纳米至150纳米的氧化硅层，栅导体层115例如是厚度500纳米至2微米的N型的掺杂多晶硅层。栅导体层115的惨杂电阻率例如为0.5ohm/sqrt至50ohm/sqrt之间。
[0044]接着，根据半导体器件的元胞单元结构的设计需要，可以采用附加的掩模，将栅导体层和栅介质层图案化成所需的图案形状，如图3所示。
[0045]接着，通过第二离子注入，在阱区112中形成第二掺杂类型的基区111，如图4所示，其中箭头表示离子注入的方向。在该实施例中，基区111为P型掺杂区。
[0046]在离子注入期间，可以采用光致抗蚀剂层形成掩模PR1，以限定基区111的图案。掺杂剂经由掩模的开口进入阱区112中。
[0047]控制离子注入的能量和掺杂剂的为剂量，使得基区111的底面到达半导体衬底101中，侧壁由阱区112围绕。为此，离子注入的能量约为601(^?1201(^。例如，为了形成？型基区，可以采用硼元素作为掺杂剂，注入剂量为5E13/cm2?2E15/cm2。
[0048]优选地在，在第二离子注入后，进行退火，以激活基区111中的掺杂剂。该退火可以在氮气环境下进行，退火温度在850°(:?1050°(:之间，退火时间为0.5小时至2小时之间。
[0049]接着，通过第三离子注入，在基区111中形成第一掺杂类型的发射区113，如图5所示，其中箭头表示离子注入的方向。在该实施例中，发射区113为N型掺杂区。
[0050]在离子注入期间，如上所述，可以采用光致抗蚀剂层形成掩模PR2，以限定发射区113的图案。掺杂剂经由掩模的开口进入基区111中。
[0051 ]控制离子注入的能量和掺杂剂的为剂量，使得发射区113的底面和侧壁由基区111围绕。优选地，发射区113从基区111的表面延伸至基区111中预定深度的位置。为此，离子注入的能量约为60KeV?120KeV。例如，为了形成N型发射区，可以采用磷元素或砷元素作为掺杂剂，注入剂量为5E13/cm2?2E15/cm2。
[0052]优选地在，在第三离子注入后，进行退火，以激活发射区113中的掺杂剂。该退火可以在氮气环境下进行，退火温度在850°C?1050°C之间，退火时间为0.5小时至2小时之间。
[0053]如图5所示，栅导体层115和栅介质层114堆叠在所述基区111的周边部分上方，并且横向延伸至发射区113和半导体衬底101的表面上。如上所述，基区111的一部分周边部分用于形成沟道区，栅导体层115位于沟道区上方，从而可以控制沟道区的导通状态。
[0054]接着，在半导体结构的表面形成钝化层116，采用掩模进行蚀刻，在钝化层116中形成暴露发射区113表面的开口，如图6所示。
[0055]在形成上述的钝化层116时，可以采用上述已知的沉积方法在半导体结构的表面形成绝缘层。在该实施例中，钝化层116例如是通过溅射形成的氮化硅层，或者通过化学气相沉积形成的硼磷硅酸盐玻璃(BPSG)，厚度为600纳米至1.5微米之间。
[0056]接着，在钝化层116上形成发射电极118，该发射电极118经由钝化层116中的开口到达发射区113，如图7所示。
[0057]在半导体结构的表面上，例如通过溅射，沉积导电材料，该导电材料至少可以填充开口。采用掩模进行蚀刻，将导电层图案化为发射电极118。
[0058]经过上述的各个步骤，在半导体衬底101的第一表面侧，形成半导体器件的正面结构。应当认识到，上述正面结构还可以包括在半导体衬底101上形成的分压环结构(未示出)等，并且上述正面结构的形成方式也不局限于上述说明，此为本领域技术人员所熟知的内容，本实用新型并不涉及该部分的改进，因而不再赘述。
[0059]接着，在半导体衬底102的第二表面侧，进行减薄处理，移除部分衬底材料，保留预设厚度区域。在该步骤中，半导体衬底1I的厚度从THl减小至TH2，如图8所示。
[0060]在减薄处理时，可以进行化学机械平面化(CMP)，从半导体衬底101的第二表面去除预定厚度的半导体材料，该预定厚度A TH=TH1-TH2。优选地，在化学机械平面化之后，还可以在半导体衬底101的第二表面进行湿法蚀刻，该湿法腐蚀过程可以使减薄后半导体衬底的应力得到有效释放，且可以有效消除半导体衬底表面的机械损伤层，改善半导体衬底表面粗糙度。
[0061 ]根据IGBT的性能参数来确定半导体衬底101减薄后的厚度。以1200V规格的IGBT器件为例，半导体衬底厚度可以减薄至I1?240μηι之间。
[0062]接着，通过第四离子注入，在半导体衬底101的第二表面附近形成预处理区120，如图9所示，其中箭头表示离子注入的方向。在该实施例中，第四离子注入是在形成集电区之前的预处理，用于在集电区附近产生缺陷层。
[0063]控制离子注入的能量和掺杂剂的为剂量，使得预处理区120延伸至半导体衬底101的第二表面上方预定深度的位置。为此，离子注入的能量约为25KeV?500KeV。该预处理区120的掺杂剂可以采用离子元素包括氢、氦、硫、氧或砸，注入剂量约为IEl Ι/cm2?lE15/cm2。优选地，第三离子注入采用H+离子元素作为掺杂剂，注入能量为400KeV，注入剂量为1E14/
Cm20
[0064]接着，通过第五离子注入，在半导体衬底101的第二表面附近形成第二掺杂类型的集电区122，如图10所示，其中箭头表示离子注入的方向。在该实施例中，集电区122为P型掺杂区，与预处理区120邻接。同时，半导体衬底101的剩余部分为N型掺杂区，与基区111和阱区112邻接。
[0065]控制离子注入的能量和掺杂剂的为剂量，使得集电区122从半导体衬底101的第二表面延伸至内部预定深度的位置。为此，离子注入的能量约为25KeV?lOOKe。该集电区122的掺杂剂可以采用离子元素硼注入剂量约为5E12/cm2?5E14/cm2。
[0066]优选地在，在第五离子注入后，进行退火，以激活集电区122中的掺杂剂。该退火可以在氮气环境下进行，退火温度在400°C?450°C之间，退火时间为0.5小时至2小时之间。应当注意，在激活掺杂剂进行的退火工艺中，退火温度通常高于800°C，本实用新型实施例的方法在集电区激活退火中采用的退火温度明显低于常规的激活退火温度。
[0067]如图10所示，预处理区120延伸至半导体衬底101的第二表面上方预定深度的位置。集电区122的一部分与先前步骤形成的预处理区120重叠，如下文将描述的那样，预处理区120将在集电区122附近引入缺陷。
[0068]接着，通过上述已知的沉积方法，在集电区122上形成集电电极124，如图11所示。在该实施例中，集电电极例如为Al/Ti/Ni/Ag的金属叠层。
[0069]接着，在真空或氮气保护气氛下对所述保留的预设厚度区域以及沉积的金属层进行热处理。该热处理在集电区122附近的预处理区120中，即集电区122的前端(即集电区122靠近基区111的区域)，产生缺陷层121，如图11所示。
[0070]在热处理步骤中，热处理温度以及时间不足以使得功率半导体器件的金属层熔融。在该实施例中，所述的真空以及氮气保护气氛下的热处理温度为350 0C?420 °C之间，热处理时间为10分钟至60分钟之间。
[0071]应当注意，在激活掺杂剂进行的退火工艺中，退火温度通常高于800°C，本实用新型实施例的方法在形成集电电极124之后的热处理温度明显低于常规的激活退火温度。
[0072]在上述的实施例中，通过预处理区120在集电区122附近产生缺陷分布。预处理可以显著提升功率半导体器件的集电区杂质在低温条件下的激活率，进而改善功率半导体器件的导通压降，降低其导通损耗。在预处理的离子注入中，通过实验发现，其中采用氢(H+)的效果尤为显著。以600V IGBT产品为例，该产品分别采用一次H+注入的预处理以及不同的集电区杂质热处理温度进行杂质激活。
[0073]在优选的实施例中，在形成集电区122和集电电极124的步骤之间，上述方法还可以执行至少一次附加的第六离子注入。在该实施例中，第六离子注入是在形成集电区之后的后处理，用于进一步改变集电区122中的缺陷分布。在连续的多次第六离子注入中，可以连续改变离子注入的能量，以获得连续的等峰值分布的缺陷。为此，第六离子注入的能量约为2001^￥?6001(6￥。掺杂剂可以采用离子元素包括氢、氦、硫、氧或砸，注入剂量约为^11/cm2?lE15/cm2。优选地，执行三次连续的第六离子注入，其中采用H+离子元素作为掺杂剂，注入能量分别为600KeV、400KeV和200KeV，注入剂量分别为4E13/cm2，从而形成多个大致等峰值但不同深度的缺陷区。
[0074]在该优选的实施例中，通过第四离子注入和第六离子注入在集电区122中产生期望的缺陷分布。因而，即使在形成集电区122之后，在较低的温度下退火，也可以实现较高的低电区杂质激活率。
[0075]进一步地，在替代的实施例中，可以采用辐照代替第四离子注入和第五离子注入。通过改变辐照能量，以使得在预定深度位置获得缺陷峰值，从而获得与第四离子注入和第六离子注入入相同的效果。
[0076]图12示出根据本实用新型的实施例的半导体器件的掺杂浓度分别和缺陷分布，在图中的结深表示从发射区113至集电区122的距离。在这些实施例中，采用H+离子作为掺杂剂，以产生缺陷分布。
[0077]如图12所示，根据第二实施例的半导体器件，在形成集电区之前进行预处理，以及在形成集电区之后进行多次后处理。曲线段11、12分别示出发射区113、阱区112的掺杂浓度分布。曲线段22、23分别示出预处理区120的杂质浓度分布和集电区122的杂质浓度分布。曲线段21示出在形成集电电极124之后，经过一定条件的热处理后，在半导体器件的集电区122前方形成了一个可以精确控制的缺陷层121的缺陷分布。
[0078]由于采用多次后处理来获得，形成多个大致等峰值但不同深度的缺陷区，因此，最终形成的缺陷层具有连续的等峰值缺陷分布。因此，根据第二实施例的半导体器件可以进一步提高关断时的空穴与电子的复合率，降低器件的关断时间预计关断损耗。
[0079]图13示出本实用新型实施例和现有技术的半导体器件制造方法的热处理温度与半导体器件的饱和电压降之间关系的曲线。
[0080]根据本实用新型实施例的半导体器件制造方法采用预处理引入缺陷层。由于缺陷层的掺杂补偿作用，即使在较低热处理温度也可以实现较高的掺杂剂激活率。如图所示，热处理温度从500°C减小至400°C，半导体器件的饱和电压降仍然保持约为1.72V。
[0081]相对照地，根据现有技术的半导体器件制造方法未采用预处理，在较低热处理温度掺杂剂激活率较低。如图所示，热处理温度从500°C减小至400°C，半导体器件的饱和电压降从1.65V升高至1.84V左右。
[0082]通过上述对比不同工艺条件加工产品的饱和电压降可以确认，采用一次H+注入预处理的器件，在同样的热处理温度下，其集电区杂质的激活率要高于未采用一次H+注入预处理的器件。
[0083]本实用新型在功率半导体器件集电区杂质注入掺杂之前采用离子注入的预处理，可以显著提升功率半导体器件的集电区杂质的在低温退火热处理的激活率，进而改善半导体器件的导通压降，降低其导通损耗;并且，通过该离子辐照处理，可以抑制功率半导体器件集电区杂质热处理过程中的扩散结深，特别的，对于集电区采用P型杂质掺杂的功率半导体器件，能够有效降该器件的关断损耗;进一步的，采用200KeV以上的能量对保留的预设厚度区域的下表面进行至少一次的H+离子注入/辐照处理，两次以及两次以上注入/辐照能量不同，形成具有连续的等峰值分布的缺陷层，所述的缺陷层经过一定温度条件的热处理后可以在体内形成额外的复合中心，该复合中心可以起到N型杂质补偿作用，减少半导体器件的少子寿命，从而达到进一步降低半导体器件的开关损耗的目的;再者，本实用新型在对保留的预设厚度区域的下表面进行至少一次的H+离子注入/辐照处理之后，直接在半导体衬底保留的预设厚度区域的下表面沉积金属层，然后再对半导体衬底保留的预设厚度区域以及金属层进行热处理工艺，无需在H+离子注入/辐照之后进行额外的热处理工艺，减少了工艺步骤，节约了加工成本。
[0084]在以上的描述中，对于各层的图案化、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0085]应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0086]依照本实用新型的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。
【主权项】
1.一种半导体器件，包括: 位于半导体衬底中第一表面附近的阱区，所述半导体衬底和所述阱区分别为第一掺杂类型； 位于所述阱区上的栅介质层； 位于所述栅介质层上的栅导体层； 位于所述阱区中的第二掺杂类型的基区，所述第二掺杂类型与所述第一掺杂类型相反； 位于所述基区中的第一掺杂类型的发射区； 位于所述发射区上的发射电极； 位于所述半导体衬底中第二表面附近的集电区； 缺陷层，所述缺陷层位于所述集电区附近的区域中；以及 位于所述集电区上的集电电极。2.根据权利要求1所述的半导体器件，其中，所述缺陷层包括选自氢、氦、硫、氧和砸中的至少一种掺杂剂。3.根据权利要求1所述的半导体器件，其中，所述缺陷层包括多个大致等峰值但不同深度的缺陷区。4.根据权利要求1所述的半导体器件，第一掺杂类型为选自P型和N型中的一种，第二掺杂类型为选自P型和N型中的另一种。
【文档编号】H01L21/265GK205508777SQ201620142977
【公开日】2016年8月24日
【申请日】2016年2月25日
【发明人】顾悦吉, 王珏, 杨彦涛, 陈琛
【申请人】杭州士兰集成电路有限公司