一种基于阻变存储单元rram的存储电路的利记博彩app

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【专利摘要】本实用新型涉及一种基于阻变存储单元RRAM的存储电路，包括行控制模块、列控制模块、存储阵列、指令译码器以及测试模块，存储阵列包括多个存储单元和标志位存储单元，存储单元包括RRAM单元、敏感放大器、参考电阻电路以及数据通路；标志位存储单元用于体现存储单元是否被写过的标志位；敏感放大器根据两端电阻阻值最终在高电压态或低电压态；数据通路用于通过输出端口fuseq与待修复电路和测试模块连接；指行控制单元的输出端与各行存储连接，列控制单元的输出端与各列存储单元连接。解决了现有的eFUSE技术工艺支持性有限、只能进行一次修复的局限性的技术问题，本实用新型可替代eFUSE技术，能够实现多次编程操作的存储技术。
【专利说明】
-种基于阻变存储单元RRAM的存储电路
技术领域
[0001] 本实用新型设及一种基于阻变存储单元RRAM的可替代eFUSE技术的存储电路。
【背景技术】
[0002] 随着信息时代的飞速发展，集成电路的发展也愈发迅速，设计水平的日益提高，超 大规模集成电路和片上系统忍片的功能及逻辑复杂度也不断地增加。另一方面，为了追求 低功耗，高集成度，忍片的制造工艺也愈发复杂，运使得忍片在制造过程中更为容易出现缺 陷，尤其在存储器忍片中，忍片在出厂后不可避免的存在或多或少的损坏存储单元，或有缺 陷的逻辑功能，使得良品率降低，增加了忍片设计开发成本。所W在忍片开发中，一般会加 入冗余单元W实现后续对缺陷部分的替换，使得忍片可W被修复W提高产品成品率。
[0003] 阻变存储单元(RRAM)是一种新型的非易失性数据存储技术，其特点在于利用一种 能够在特殊条件下发生电阻改变的金属氧化物作为存储单元。图1为阻变存储单元的示意 图。
[0004] e化se技术是基于多晶娃烙丝特性的技术。利用多晶娃烙丝初始阻值很小的特性， 当大电流持续流过多晶娃烙丝时，多晶娃烙丝会被永久烙断，阻值成倍增加，反之则保持导 通状态。e即SE单元通过判断多晶娃烙丝烙断的断裂与导通，识别为数字信号的0或1。从而 实现了对信息的存储。
[0005] 在存储器开发过程中，利用e即SE技术。在忍片出厂测试过程中，统计发现忍片的 具体功能问题或损坏单元地址，之后对照运些测试信息，通过对预先设计在片内的相关 eFU沈电路进行编程，从而实现忍片内部具体逻辑功能的切换和改动，或者通过编程eFUSE W存储具体的错误地址信息，然后忍片内部的地址替换逻辑可W依照存储的错误信息，在 外部访问错误地址时，自动对照和映射地址，实现对相应冗余存储空间的访问，W替换原先 的缺陷空间。
[0006] 虽然利用eFUSE技术能够较为方便的对忍片内部进行相应的修复或功能调整改 动，一定程度上修复一些存在缺陷的忍片。但是，运种测试依然还是存在W下不足：
[0007] l、e即SE技术虽然成熟，但并不是所有工艺线都支持该技术。对于基于某些不支持 e即SE技术的工艺开发的忍片，不能利用该技术来实现上述功能。
[000引2、e即SE技术支持忍片出厂后的eFUSE编程W改变内部电路，但该操作为一次性编 程，所W仅有一次机会去修复相关电路，有一定的局限性。

【发明内容】

[0009] 为了解决现有的eFUSE技术工艺支持性有限、只能进行一次修复的局限性的技术 问题，本实用新型提供一种基于阻变存储单元RRAM的存储电路，可替代eFUSE技术，能够实 现多次编程操作的存储技术。
[0010] 本实用新型的技术解决方案：
[OCm] -种基于阻变存储单元RRAM的存储电路，其特殊之处在于:包括行控制模块、列控 制模块、存储阵列、指令译码器w及测试模块，所述存储阵列包括多个存储单元和标志位存 储单元，所述存储单元包括RRAM单元、敏感放大器、参考电阻电路W及数据通路;所述标志 位存储单元用于存储体现多个存储单元是否被写过的标志位;所述敏感放大器的一端连接 RRAM单元，另一端连接参考电阻电路，敏感放大器根据两端电阻阻值感应出q端信号和qb 端信号，使之最终在高电压态或低电压态，实现对数据的锁存;所述参考电阻电路用于向敏 感放大器提供一个参考电阻;所述数据通路用于通过输出端口化seq实现输出数据的0、1输 出给待修复电路和测试模块；
[0012] 所述指令译码器用于接收操作指令并完成对操作指令的译码，发送给行控制模块 和列控制模块；
[0013] 所述行控制模块的输出端与存储阵列中各行存储单元的位线端开关swc_bl、源端 开关swc_sl和字线端wl连接，所述列控制模块的输出端与存储阵列中各列存储单元的位 线端bl、源端si、连接；
[0014] 所述测试模块一方面用于读取存储阵列中当前存储的数据信息，W判断该次修复 操作的修复信息是否成功写入;另一方面在需要时测试存储阵列中的存储单元，通过判断 当前阻变值大小W确认阻变单元功能是否正确，从而将有功能异常或存在损坏的存储单元 筛选出来。
[0015] 上述敏感放大器为互相反馈串联的环路反相器，所述敏感放大器的输入端与RRAM 单元的位线连接。
[0016] 上述参考电阻电路由阻值固定的电阻单元和NMOS^级管串联组成，所述参考电阻 电路连接在敏感放大器的输出端。
[0017] 上述数据通路包括上拉电路和下拉电路，
[001引所述上拉电路包括通过漏端连接的PM0S管P巧日PM0S管P2,其中PM0S管P2为弱上拉 管;所述PM0S管P1的栅端连接数据输出使能en，所述PM0S管P2的漏端连接输出端口化seq; [0019] 所述下拉电路包括通过漏端连接的NM0S管nl和醒OS管n2,所述醒OS管n2的栅端 连接qb端，所述醒0S管nl的栅端连接数据输出使能en，所述NM0S管nl的源端与PM0S管P1的 漏端连接。
[0020] 上述参考电阻电路提供的参考电阻位于RRAM单元的高阻值和低阻值之间。
[0021] 上述行控制模块包括译码电路、行组合逻辑电路W及行选通电路，所述译码电路 的输出端与行组合逻辑电路的第一输入端连接，所述行组合逻辑电路的第二输入端与指令 译码器连接，所述行组合逻辑电路的第Ξ输入端与选通电路的输出端连接，所述行选通电 路的第一输入端与指令译码器连接，所述行选通电路的第二输入端接字线操作电压(Vset_ wU^eseLwl、Vread_wl)，所述译码电路的输入端接外部输入的行地址信号rowadd，所述 行组合逻辑电路的输出端与存储阵列连接。
[0022] 上述列控制模块包括列选通电路和列组合逻辑电路，所述列选通电路的第一输入 端接指令译码器，所述列选通电路的第二输入端接擦除操作所需的位线操作电压Vset_bl 和编程操作所需的源端操作电压化eset_sl;所述列选通电路的输出端与列组合逻辑电路 的第一输入端连接，所述组合逻辑电路的第二输入端接外部输入的数据信号din,所述列组 合逻辑电路的第Ξ输入端接指令译码器，所述列组合逻辑电路的输出端与存储阵列连接。 [0023 ] 上述测试模块包括测试地址译码电路、输出选择通路电路和Ξ态驱动电路。
[0024] 上述存储阵列包括9*6个存储单元。
[0025] 本实用新型所具有的优点：
[0026] 1、本实用新型方案通过对存储单元阵列进行编程操作即可实现多位配置数据的 存储。
[0027] 2、本实用新型通过对存储单元阵列的擦除操作可W清除之前的配置数据，实现对 配置数据的再次编程，具有多次编程的功能，提高了忍片的修复机会。
[0028] 3、本实用新型提供了配置信息读取功能，使测试人员可W读取判断本次修复信息 的配置是否成功，提高了修复成功率。
[0029] 4、本实用新型提供了对各单元RRAM电阻值的读取功能，便于测试人员分析RRAM单 元自身性能，提供了冗余阵列的可测性，简化了测试结果的分析。
[0030] 5、本实用新型能够可靠地替代eFUSE技术，对于无 eFUSE工艺支持的忍片设计，提 供了忍片后期修复的可行性。
【附图说明】
[0031 ]图1为阻变存储单元的示意图；
[0032] 图2为本实用新型存储单元的原理框图；
[0033] 图3为本实用新型存储单元具体电路示意图；
[0034] 图4为本实用新型基于阻变存储单元RRAM的存储电路的原理框图；
[0035] 图5为本实用新型八个存储单元组成存储阵列示意图；
[0036] 图6为本实用新型行控制模块电路示意图；
[0037] 图7为本实用新型列控制模块电路示意图；
[0038] 图8为本实用新型测试模块电路示意图。
【具体实施方式】
[0039] 本实用新型片内多数据存储方案如图2所示，主要包括存储阵列、指令译码器、行 控制模块、列控制模块和测试模块。
[0040] 指令译码器为组合逻辑电路，用于接收操作指令并完成对操作指令的译码，W实 现对内部存储阵列的相应操作。本实用新型中的操作指令主要包括set(写0)、reset(写1)、 read(读存储数据）jeadr(读RRAM单元组织）四种操作。Set与reset指令目的是为了对选中 的RRAM单元分别进行低阻操作和高阻变操作W实现数据0或1的写入。由于RRAM单元的可重 复操作性，操作人员可W通过set/reset指令对阵列中的存储单元实现多次的写操作。测试 模块一方面用于读取存储阵列中当前存储的数据信息，W判断该次修复操作的修复信息是 否成功写入，W提高修复的成功率。另一方面在需要时测试存储阵列中的存储单元，通过判 断当前阻变值大小W确认阻变单元功能是否正确，从而将有功能异常或存在损坏的存储单 元筛选出来，提高测试修复效率。
[0041 ] Rea化指令目的是测试所选中的RRAM单元中阻变电阻Rce 11的阻值，测试人员可W 在需要时测试某个存储单元，通过blmon端口的电路判断当前阻变值大小W确认阻变单元 功能是否正确，然后将有功能异常或存在损坏的存储单元挑选出来，后续修复过程中使用 时忽略运些单元，提高了修复准确性，提供了方案的可测试性。Read指令目的是读取最终编 程于阵列当中的具体数据化seq，通过化semon端口，测试人员可W获知本次写操作最终存 储的数据值，已确认本次配置内容是否如预期，具体指令如表1
[0042] 表1操作指令列表
[0043]
[0044] 存储阵列包括各多个存储单元和标志位存储单元，单个存储单元的结构如图3、4 所示，存储单元包括RRAM单元、敏感放大器、参考电阻电路W及数据通路;标志位存储单元 用于存储体现多个存储单元是否被写过的标志位;敏感放大器的一端连接RRAM，另一端连 接参考电阻电路，敏感放大器根据两端电阻阻值感应出q端信号和qb端信号，使之最终在高 电压态或低电压态，实现对数据的锁存;参考电阻电路用于向敏感放大器提供一个参考电 阻;数据通路用于通过输出端口化seq实现输出数据的0、1输出给待修复电路和测试模块； 存储阵列模块为多个存储单元组成的阵列，是用于存储数据的主体。每个存储单元可存储 一位数据信息。如果需要存储多位数据信息，即需要用多位存储单元拼接组成多位的存储 阵列，通常情况下数据操作多W8位为一个字节(BYTE)单元进行处理，所W图5为存储8位数 据信息时阵列的结构，其中每个化secell即为一个存储单元，通过8个存储单元的化seq端 口即可存取每位存储数据，W此做为一个整体即可实现一个字节(BYTE)的数据存储。同时 在此8位阵列结构额外加入了 一个存储单元作为标志位化sef lag(是一个普通的存储单元， 但存储的内容是为了体现其所在的8位阵列是否被写过的标志信息），由于在忍片修复中， 可能需要对多个地方进行修复或进行多次修复，且用于修复的FUSE存储阵列容量也是有 限的，所W需要利用此标志位来标示其所在的8位阵列单元是否已经被编程过。测试人员在 编程修复过程中，在对某些阵列操作的同时也需要将相应的化seflag位写为1，从而标志该 处阵列已被使用，否则为0。运样从宏观来看，fuse阵列中已被使用和未被使用的阵列可W 明确的区分，从而减少重复修复和复写情况的发生，提高了测试效率。
[0045] W此类推，在上述8位阵列的基础上扩展，即可实现更多容量的存储空间，如表2所 示，为多数据存储阵列表；
[0046] 表2为多数据存储阵列表
[0047]

|[004引'利用9桃个8位存储单元，可实现对9*6*8Μ'?的数据存储。其中所有自勺bl，sl信号为I 每列的存储单元共用一组，故bl[47:0]、sl[47:0]均来自各列中如图2示的各存储单元的子 线bl，位线接口 sleSwcjDl，swc_sl和vwl为每一行的存储单元公用一组，故swc_bl[8:0]， swc_sl[8:0]，vwl[8:0]均来自于每行中各存储单元的swc_bl、swc_sl、wl 〇FA0[7:0]~FA5 [7:0]为存储在阵列中的修复信息内容。基于此结构，对阵列操作时可W每次操作一行，而 每行的48位数据可W同时操作。
[0049] 行控制模块的作用是用于将外部操作信息如行地址，指令等，译码转换为具体的 各行相应的操作信号wl/swc_sl/swc_bl，同时根据不同的指令实现相应的信号行为。如表 3示，由于RRAM在编程(reset)、擦除（set)和读取(read)操作时，各端口的操作电源和条件 各不相同，所W该模块在不同的操作指令下，需要对字线实现相应的电压选通，W达到相应 的操作条件。具体电路主要为的译码电路，行选通电路和行组合逻辑电路，如图6。行控制模 块包括译码电路、行组合逻辑电路W及行选通电路，译码电路的输出端与行组合逻辑电路 的第一输入端连接，行组合逻辑电路的第二输入端与指令译码器(rea化，set, reset)连接， 行组合逻辑电路的第Ξ输入端与选通电路的输出端连接，行选通电路的第一输入端与指令 译码器(rea化，set，reset)连接，行选通电路的第二输入端接来自于模拟电压模块提供的 不同操作所需的字线操作电压Vset_wl、化eset_wl、化ead_wl，译码电路的输入端接外部输 入的行地址信号rowadd，行组合逻辑电路的输出端输出swc_b 1 [ 8:0 ], swc_s l[8:0],wl[8: 0]给存储阵列。
[0050] 表3 RRAM操作条件列表
[0化1 ]
[0052]列控制模块主要用于实现在阵列写数据操作时相应bl/sl信号的逻辑行为和电 压行为。如表3，RRAM单元的写入操作分写0和写1两种情况:写数据0时，需要对RRAM单元进 行编程操作(reset),写1时则需要进行擦除(reset)操作。不同的操作下，RRAM单元的端口 信号sl/bl的操作电压和条件完全不相同。所W该模块需要根据din的数据信息1或0,并结 合当前的操作指令对相应的存储单元的bl和si提供不同的操作电压和操作行为。主要电路 为列选通电路和列组合逻辑电路，如图7所示，列控制模块包括列选通电路和列组合逻辑电 路，列选通电路的第一输入端接指令译码器(set, reset),列选通电路的第二输入端接来自 于模拟电压模块提供的不同操作所需的位线操作电压Vset_bl、和源端操作电压化eset_ si，列选通电路的输出端与列组合逻辑电路的第一输入端连接，组合逻辑电路的第二输入 端接外部输入的数据信号din,列组合逻辑电路的第Ξ输入端接指令译码器(set, reset), 列组合逻辑电路的输出端通过(sl，bl)与存储阵列连接。
[0053] 测试模块的主要功能是提供两种测试方式用于读取内部数据和RRAM电阻测试。如 图8,在read命令操作下，一行的数据输出化seq的读通路被打开，fuseq数据进入选择通路 模块，选择通路模块根据接收的coladd地址信息译码并选中具体的某一位通路，实现数据 从化seq传输到blmon，进而输出到化semon端口，W此类推，测试人员即可通过read指令依 次或选择性的将内部存储数据通过化semon端口读取出来，测试人员可此读取阵列中 的存储数据信息，从而判断当前数据是否符合预期修复信息的内容，判断本次修复的成功 与否，提高了忍片修复工作的成功率，提高了测试工作的效率。另一方面，还提供了测试存 储单元RRAM中可变电阻阻值的功能，类似于上述方式，在read_;r指令下，一行存储单元的位 线bl通路打开，进入选择通路模块，同理根据外部发送的coladd地址信息译码选通具体的 某一通路，将bl到bl_mon的通路开启。结合行控制模块，通过行地址选通某一行，此时如果 给外部端口 bl_mon提供读取电压vread_bl，该电压即可传输到选中RRAM单元可变电阻的一 端，根据欧姆定律，由于该可变电阻两端的电压差，将会有电流通过bl流出到blmon，据此测 试人员根据流出的电流值结合所加的读取电压，即可分析获知到期电阻的阻值，由此可W 判断该可变电阻是否处于预期的高阻或低阻状态。该方式可W协助测试人员对化se存储阵 列的自身性能和工作状态进行测试分析，提供了测试的覆盖性，提高了测试分析效率。
[0054] 综上所述，结合本实用新型基于RRAM单元的存储策略，在忍片测试修复中可W根 据需求存储多位修复信息，提供了类似化se技术的忍片内部修复方案，针对不支持FUSE技 术的工艺，提供了忍片的可修复性，同时可实现多次操作提高忍片修复次数，并提供了测试 方式保证了修复的成功率和本策略自身的可测试性。
【主权项】
1. 一种基于阻变存储单元RRAM的存储电路，其特征在于：包括行控制模块、列控制模 块、存储阵列、指令译码器以及测试模块，所述存储阵列包括多个存储单元和标志位存储单 元，所述存储单元包括RRAM单元、敏感放大器、参考电阻电路以及数据通路;所述标志位存 储单元用于存储体现多个存储单元是否被写过的标志位;所述敏感放大器的一端连接RRAM 单元，另一端连接参考电阻电路，敏感放大器根据两端电阻阻值感应出q端信号和qb端信 号，使之最终在高电压态或低电压态，实现对数据的锁存;所述参考电阻电路用于向敏感放 大器提供一个参考电阻;所述数据通路用于通过输出端口 fuseq实现输出数据的0、1输出给 待修复电路和测试模块； 所述指令译码器用于接收操作指令并完成对操作指令的译码，发送给行控制模块和列 控制模块； 所述行控制模块的输出端与存储阵列中各行存储单元的位线端开关swc_bl、源端开关 swc_sl和字线端vwl连接，所述列控制模块的输出端与存储阵列中各列存储单元的位线端 bl和源端si连接； 所述测试模块一方面用于读取存储阵列中当前存储的数据信息，以判断修复操作的修 复信息是否成功写入;另一方面在需要时测试存储阵列中的存储单元，通过判断当前阻变 值大小以确认阻变单元功能是否正确，从而将有功能异常或存在损坏的存储单元筛选出 来。2. 根据权利要求1所述的基于阻变存储单元RRAM的存储电路，其特征在于:所述敏感放 大器为互相反馈串联的环路反相器，所述敏感放大器的输入端与RRAM单元的位线连接。3. 根据权利要求2所述的基于阻变存储单元RRAM的存储电路，其特征在于:所述参考电 阻电路由阻值固定的电阻单元和NMOS三级管串联组成，所述参考电阻电路连接在敏感放大 器的输出端。4. 根据权利要求1或2或3所述的基于阻变存储单元RRAM的存储电路，其特征在于:所述 数据通路包括上拉电路和下拉电路， 所述上拉电路包括通过漏端连接的PMOS管Pl和PMOS管P2，其中PMOS管P2为弱上拉管； 所述PMOS管Pl的栅端连接数据输出使能en，所述PMOS管P2的漏端连接输出端口 fuseq; 所述下拉电路包括通过漏端连接的NMOS管η 1和NMOS管n2,所述匪OS管n2的栅端连接qb 端，所述匪OS管nl的栅端连接数据输出使能en，所述匪OS管nl的源端与PMOS管Pl的漏端连 接。5. 根据权利要求4所述的基于阻变存储单元RRAM的存储电路，其特征在于:所述参考电 阻电路提供的参考电阻位于RRAM单元的高阻值和低阻值之间。6. 根据权利要求5所述的基于阻变存储单元RRAM的存储电路，其特征在于:所述行控制 模块包括译码电路、行组合逻辑电路以及行选通电路，所述译码电路的输出端与行组合逻 辑电路的第一输入端连接，所述行组合逻辑电路的第二输入端与指令译码器连接，所述行 组合逻辑电路的第三输入端与选通电路的输出端连接，所述行选通电路的第一输入端与指 令译码器连接，所述行选通电路的第二输入端接字线操作电压（Vset_wl、Vreset_wl、 VreacLwl)，所述译码电路的输入端接外部输入的行地址信号rowadd，所述行组合逻辑电路 的输出端与存储阵列连接。7. 根据权利要求6所述的基于阻变存储单元RRAM的存储电路，其特征在于:所述列控制 模块包括列选通电路和列组合逻辑电路，所述列选通电路的第一输入端接指令译码器，所 述列选通电路的第二输入端接擦除操作所需的位线操作电压Vset_bl和编程操作所需的源 端操作电压Vresetjl;所述列选通电路的输出端与列组合逻辑电路的第一输入端连接，所 述组合逻辑电路的第二输入端接外部输入的数据信号din，所述列组合逻辑电路的第三输 入端接指令译码器，所述列组合逻辑电路的输出端与存储阵列连接。8. 根据权利要求7所述的基于阻变存储单元RRAM的存储电路，其特征在于:所述测试模 块包括测试地址译码电路、输出选择通路电路和三态驱动电路。9. 根据权利要求8所述的基于阻变存储单元RRAM的存储电路，其特征在于:所述存储阵 列包括9*6个存储单元。
【文档编号】G11C13/00GK205487358SQ201520915613
【公开日】2016年8月17日
【申请日】2015年11月16日
【发明人】王小光
【申请人】西安紫光国芯半导体有限公司