一种无需运算放大器的带隙基准电路的利记博彩app

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【专利摘要】本实用新型公开一种无需运算放大器的带隙基准电路，其包括顺次电性连接的基准启动电路和带隙基准电路。基准启动电路用于消除基准电路的简并点，保证带隙基准电路能正常启动工作；带隙基准电路通过合理设计晶体管(NMOS和PMOS)尺寸、电阻R2和R3的比值及四个三极管的规格性能实现输出稳定的基准电压，且该基准电压不受温度及电源电压VDD变化的影响。采用本实用新型所述的带隙基准电路，无需使用运算放大器，避免由于电路采用运算放大器，容易造成电路运行的稳定性问题，而需要额外考虑采用频率补偿电路解决电路稳定性等问题，大大简化了电路结构，增强电路的稳定性及实用性。
【专利说明】
-种无需运算放大器的带隙基准电路
技术领域
[0001] 本实用新型设及无线充电领域，具体是一种无需运算放大器的带隙基准电路。
【背景技术】
[0002] 基准电压源作为1C设计中重要的电路单元之一，它已经广泛应用于各种模拟集成 电路、数字集成电路和数模混合集成电路，如A/D、D/A转换器、LD0稳压器和锁相环。LL)等 系统。随着半导体产业的迅速发展，现今对基准电压源有更高的要求，要求它具有功耗低、 不受溫度影响、电源抑制比低、输出噪声小，稳定性好等特点。而获得稳定的电源电压，就必 须先提供稳定的基准参考电压，所W基准电压电路的设计就相当重要和关键。
[0003] 传统的基准电压电路包含一个运算放大器，产生不受溫度及工艺等影响的基准电 压。具体工作过程参见图1，该电路通过运放0P错制a, b点电压相等，产生具有正溫特性的 PTAT电流，并通过MP2和MP3的镜像，将该PTAT电流镜像给MP3支路，接着，该电流通过电阻R2 转变为电压，并与晶体管QN3基极与发射极电压差VBE(具有负溫度特性)相加，可得到与溫 度无关的基准电压。该电路得到的基准电压性能受运算放大器的失调电压、电源抑制比、增 益等严重影响，虽然可W通过合理设计运算放大器得到很好的性能，但是该电路中采用的 运算放大器不仅引入了新的噪声和功耗，而且容易造成电路运行的稳定性问题，需要额外 考虑采用频率补偿电路解决电路稳定性问题，大大增加了设计难度。 【实用新型内容】
[0004] 因此，为了解决上述技术问题，获得功耗低、不受溫度影响、电源抑制比低、输出噪 声小、稳定性好的电源电压，本实用新型提出一种新型的带隙基准电路，无需使用运算放大 器，避免电路由于采用运算放大器容易造成电路运行稳定性差的问题，从而需要额外考虑 采用频率补偿电路解决电路稳定性等问题，本新型的带隙基准电路大大简化了电路结构， 增强了电路的稳定性及实用性，很好的解决了现有技术之不足。
[0005] 为了解决上述技术问题，本实用新型所采用的技术方案是，
[0006] -种无需运算放大器的带隙基准电路，包括顺次电性连接的基准启动电路和带隙 基准电路;所述基准启动电路包括第一电阻R1、NM〇S管丽1、NM0S管丽2、NM0S管丽3及PM0S管 MP1;所述第一电阻R1的输入端与电源电压VDD及PM0S管MP1的源极连接;所述第一电阻R1的 输出端与NM0S管丽3的栅极及NM0S管丽1漏极连接，所述NM0S管丽1的源极接地;所述NM0S管 丽1的栅极与醒0S管丽2的栅极及漏极连接;所述NM0S管丽2的源极接地;所述PM0S管MP1的 漏极与NM0S管MN2的栅极及漏极连接;所述PM0S管MP1的栅极与NM0S管MN3的漏极及所述带 隙基准电路连接;所述NM0S管MN3的源极及所述带隙基准电路连接。所述基准启动电路用于 消除基准电路的简并点，保证带隙基准电路能正常启动工作。
[0007] 所述带隙基准电路包括PM0S管MP2、PM0S管MP3、PM0S管MP4、PM0S管MP5、匪0S管 MN4、醒 0S 管 MN5、NM0S 管 MN6、第一 ΝΡΝΞ 极管 QN1、第二 ΝΡΝΞ 极管 QN2、第 ΞΝΡΝΞ 极管 QN3、第 四ΝΡΝΞ极管QM、电阻R2及电阻R3;所述PM0S管MP2的源极与PM0S管MP1的源极、电阻R1的输 入端、PMOS管MP3的源极、PMOS管MP4的源极、PMOS管MP5的源极及电源电压V抓连接;所述 PM0S管MP2的栅极与PM0S管MP1的栅极、NM0S管MN3的漏极、PM0S管MP4的栅极、PM0S管MP5的 栅极、PMOS管MP3的栅极和漏极及醒0S管丽5的漏极连接;所述PMOS管MP2的漏极与醒0S管 MN4的漏极和栅极及NM0S管MN5的栅极连接;所述NM0S管MN4的漏极与栅极连接;所述NM0S管 丽4栅极与醒0S管丽5的栅极连接;所述醒0S管丽4的漏极与第一 ΝΡΝΞ极管QN1集电极和基 极及第二ΝΡΝΞ极管QN2的基极连接;所述第一 ΝΡΝΞ极管QN1集电极和基极与第二ΝΡΝΞ极 管QN2的基极连接;所述第一 ΝΡΝΞ极管QN1的发射极与第ΞΝΡΝΞ极管QN3的发射极、NM0S管 丽3的源极及电阻R2的输入端连接;所述电阻R2的输出端与NM0S管丽1的源极、NM0S管丽2的 源极、所述第二ΝΡΝΞ极管QN2的发射极及所述第四ΝΡΝΞ极管QN4的发射极连接，并接地;所 述PMOS管MP3的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP4的 源极、PMOS管MP5的源极及电源电压VDD连接;所述PMOS管MP3的栅极和漏极连接;所述栅极 和漏极与PMOS管MP2的栅极、PMOS管MP1的栅极、NM0S管MN3的漏极、PMOS管MP4的栅极、PMOS 管MP5的栅极及NM0S管丽5的漏极连接;所述NM0S管丽5的栅极与所述NM0S管MN4的漏极和栅 极连接;所述醒0S管MN5的源极与所述第ΞΝΡΝΞ极管QN3的集电极连接;所述第ΞΝΡΝΞ极 管QN3的基极与NM0S管MN6的源极及第二ΝΡΝΞ极管QN2的集电极连接;所述第ΞΝΡΝΞ极管 QN3的发射极与NM0S管MN3的源极、第一 ΝΡΝΞ极管QN1的发射极及电阻R2的输入端连接;所 述PMOS管MP4的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP3的 源极、PMOS管MP5的源极及电源电压VDD连接;所述PMOS管MP4的栅极与PMOS管MP2的栅极、 PMOS管MP1的栅极、NM0S管MN3的漏极、PMOS管MP5的栅极及PMOS管MP3的栅极和漏极连接;所 述PMOS管MP4的漏极与NM0S管丽6的栅极和漏极连接;所述醒0S管MN6的源极与第ΞΝΡΝΞ极 管QN3的基极与第二ΝΡΝΞ极管QN2的集电极连接;所述第二ΝΡΝΞ极管QN2的基极与第一 NPN Ξ极管QN1的集电极和基极连接;所述第二ΝΡΝΞ极管QN2的发射极与电阻R2的输出端、NM0S 管丽1的源极、NM0S管丽2的源极及所述第四ΝΡΝΞ极管QN4的发射极连接，并接地;所述PMOS 管MP5的源极与PMOS管MP4的源极、PMOS管MP 1的源极、电阻R1的输入端、PMOS管MP2的源极、 PMOS管MP3的源极及电源电压VDD连接;所述PMOS管MP5的栅极与PMOS管MP4的栅极、PMOS管 MP2的栅极、PMOS管MP1的栅极、NM0S管MN3的漏极及PMOS管MP3的栅极和漏极连接;所述PMOS 管MP5的漏极与电阻R3的输入端及所述带隙基准电路的输出端连接，输出基准电压VREF;所 述R3的输出端与第四ΝΡΝΞ极管QN4的基极和集电极连接;所述第四ΝΡΝΞ极管QN4的发射极 与所述第二ΝΡΝΞ极管QN2的发射极、电阻R2的输出端、醒0S管MN1的源极及NM0S管丽2的源 极连接，并接地。
[000引所述带隙基准电路通过合理设计晶体管(NM0S和PMOS)尺寸、两个电阻的比值及四 个Ξ极管的规格性能实现输出稳定的基准电压，且该基准电压不受溫度及电源电压VDD变 化的影响。其中，Ξ极管的规格性能包括Ξ极管的发射区面积和Ξ极管基极、发射极电压差 特性。
[0009] 作为优选方式，所述PMOS管MP1、PM0S管MP2、PM0S管MP4和PMOS管MP5的宽长比相 等，所述PMOS管MP3的宽长比是PMOS管MP1的宽长比的2倍，设定PMOS管MPn的宽长比为(W/L) πΜΡη，其中，n = l，2,3,4,5;则
[0010] (W/L)mpi : (W/L)mp2 : (W/L)mp3 : (W/L)mp4: (W/L)mp5 = 1:1:2:1:1 〇
[001。 作为优选方式，所述NM0S管MN4和NM0S管MN6的宽长比相等，所述NM0S管MN5的宽长 比是NMOS管丽4的宽长比的2倍，设定NMOS管MNy的宽长比为(W/L) MNy，其中，y = 4，5，6;则(W/ UmM : (f/UMN5 : (f/UMN6= 1 : 2 : 1。
[0012] 作为优选方式，所述第二ΝΡΝΞ极管QN2与第四ΝΡΝΞ极管QN4的发射区面积相等， 所述第ΞΝΡΝΞ极管QN3的发射区面积是第二ΝΡΝΞ极管QN2发射区面积的两倍，所述第一 ΝΡΝΞ极管QN1的发射区面积是第二ΝΡΝΞ极管QN2发射区面积的N倍，其中N为大于1的正整 数，设定第xNPN^极管的发射区面积为Aex，其中x = l，2,3,4;则Αε? :Ae2 : Ae3 :Ae4 = N: 1: 2:1， 其中N为大于1的正整数。
[0013] 作为优选方式，所述第四ΝΡΝΞ极管QN4的基极、发射极电压差为负溫度系数。
[0014] 本实用新型采用上述方案，与现有技术相比，具有如下有益效果：
[0015] 1、本实用新型通过合理设计电路结构（例如其中的晶体管(NM0S和PM0S)尺寸、两 个电阻的比值及四个Ξ极管的规格性能)获得功耗低、不受溫度影响、电源抑制比低、输出 噪声小，稳定性好的基准电压，且该基准电压不受溫度及电源电压VDD变化的影响；
[0016] 2、本实用新型采用所述的带隙基准电路，无需使用运算放大器，避免由于电路采 用运算放大器，容易造成电路运行的稳定性问题，而需要额外考虑采用频率补偿电路解决 电路稳定性等问题，大大简化了电路结构，增强电路的稳定性及实用性。
【附图说明】
[0017] 图1为【背景技术】中的基准电压电路；
[0018] 图2为本实用新型实施例1的基准电压电路。
【具体实施方式】
[0019] 现结合附图和【具体实施方式】对本实用新型进一步说明。
[0020] 参见图2,本实用新型的一种无需运算放大器的带隙基准电路，包括顺次电性连接 的基准启动电路100和带隙基准电路200。基准启动电路100用于消除基准电路的简并点，保 证带隙基准电路能正常启动工作；带隙基准电路200通过合理设计晶体管(NM0S和PM0S)尺 寸、两个电阻的比值及四个Ξ极管的规格性能实现输出稳定的基准电压，且该基准电压不 受溫度及电源电压VDD变化的影响。Ξ极管的规格性能包括Ξ极管的发射区面积和Ξ极管 基极、发射极电压差等特性。
[0021] 其中，作为一个具体的方案，参见图2,基准启动电路包括第一电阻RUNM0S管MN1、 NM0S管丽2、NM0S管丽3及PM0S管MP1;第一电阻R1的输入端与电源电压V孤及PM0S管MP1的源 极连接;第一电阻R1的输出端与NM0S管MN3的栅极及NM0S管MN1漏极连接，NM0S管MN1的源极 接地;醒0S管丽1的栅极与NM0S管丽2的栅极及漏极连接;NM0S管丽2的源极接地;PM0S管MP1 的漏极与醒0S管丽2的栅极及漏极连接;PM0S管MP1的栅极与NM0S管MN3的漏极及带隙基准 电路连接;NM0S管MN3的源极及带隙基准电路连接。
[0022] 带隙基准电路包括 PM0S 管 MP2、PM0S 管 MP3、PM0S 管 MP4、PM0S 管 MP5、醒 0S 管 MN4、 醒0S管MN5、醒0S管MN6、第一 ΝΡΝΞ极管QN1、第二ΝΡΝΞ极管QN2、第ΞΝΡΝΞ极管QN3、第四 ΝΡΝΞ极管QM、电阻R2及电阻R3; PM0S管MP2的源极与PM0S管MP1的源极、电阻R1的输入端、 PM0S管MP3的源极、PM0S管MP4的源极、PM0S管MP5的源极及电源电压VDD连接;PM0S管MP2的 栅极与PM0S管MP1的栅极、NM0S管MN3的漏极、PM0S管MP4的栅极、PM0S管MP5的栅极、PM0S管 MP3的栅极和漏极及NMOS管MN5的漏极连接;PMOS管MP2的漏极与NMOS管MN4的漏极和栅极及 醒0S管丽5的栅极连接;醒0S管丽4的漏极与栅极连接;醒0S管丽4栅极与醒0S管丽5的栅极 连接;NMOS管MN4的漏极与第一 ΝΡΝΞ极管QN1集电极和基极及第二ΝΡΝΞ极管QN2的基极连 接;第一 ΝΡΝΞ极管QN1集电极和基极与第二ΝΡΝΞ极管QN2的基极连接;第一 ΝΡΝΞ极管QN1 的发射极与第ΞΝΡΝΞ极管QN3的发射极、NMOS管MN3的源极及电阻R2的输入端连接;电阻R2 的输出端与NMOS管MN1的源极、NMOS管MN2的源极、第二ΝΡΝΞ极管QN2的发射极及第四ΝΡΝΞ 极管QN4的发射极连接，并接地;PM0S管MP3的源极与PM0S管MP1的源极、电阻R1的输入端、 PM0S管MP2的源极、PM0S管MP4的源极、PM0S管MP5的源极及电源电压VDD连接;PM0S管MP3的 栅极和漏极连接;栅极和漏极与PM0S管MP2的栅极、PM0S管MP1的栅极、醒0S管丽3的漏极、 PM0S管MP4的栅极、PM0S管MP5的栅极及NMOS管丽5的漏极连接;醒0S管丽5的栅极与NMOS管 MN4的漏极和栅极连接;NMOS管丽5的源极与第ΞΝΡΝΞ极管QN3的集电极连接^ΞΝΡΝΞ极 管QN3的基极与NMOS管ΜΝ6的源极及第二ΝΡΝΞ极管QN2的集电极连接;第ΞΝΡΝΞ极管QN3的 发射极与醒0S管MN3的源极、第一 ΝΡΝΞ极管QN1的发射极及电阻R2的输入端连接;PM0S管 MP4的源极与PM0S管MP1的源极、电阻R1的输入端、PM0S管MP2的源极、PM0S管MP3的源极、 PM0S管MP5的源极及电源电压VDD连接;PM0S管MP4的栅极与PM0S管MP2的栅极、PM0S管MP1的 栅极、醒0S管丽3的漏极、PM0S管MP5的栅极及PM0S管MP3的栅极和漏极连接;PM0S管MP4的漏 极与匪0S管丽6的栅极和漏极连接;醒0S管MN6的源极与第ΞΝΡΝΞ极管QN3的基极与第二 ΝΡΝΞ极管QN2的集电极连接;第二ΝΡΝΞ极管QN2的基极与第一 ΝΡΝΞ极管QN1的集电极和基 极连接;第二ΝΡΝΞ极管QN2的发射极与电阻R2的输出端、NMOS管MN1的源极、NMOS管MN2的源 极及第四ΝΡΝΞ极管QN4的发射极连接，并接地;PM0S管MP5的源极与PM0S管MP4的源极、PM0S 管MP1的源极、电阻R1的输入端、PM0S管MP2的源极、PM0S管MP3的源极及电源电压VDD连接； PM0S管MP5的栅极与PM0S管MP4的栅极、PM0S管MP2的栅极、PM0S管MP1的栅极、醒0S管MN3的 漏极及PM0S管MP3的栅极和漏极连接;PM0S管MP5的漏极与电阻R3的输入端及带隙基准电路 的输出端连接，输出基准电压VREF;R3的输出端与第四ΝΡΝΞ极管QM的基极和集电极连接； 第四ΝΡΝΞ极管QN4的发射极与第二ΝΡΝΞ极管QN2的发射极、电阻R2的输出端、NMOS管MN1的 源极及NMOS管MN2的源极连接，并接地。
[0023] 本实施例中，PM0S管MP1、PM0S管MP2、PM0S管MP4和PM0S管MP5的宽长比相等，PM0S 管MP3的宽长比是PM0S管MP1的宽长比的2倍，设定PM0S管MPn的宽长比为(W/L) MPn，其中，η = 1，2,3,4,5;则：
[0024] (W/L)mpi : (W/L)mp2 : (W/L)mp3 : (W/L)mp4: (W/L)mp5 = 1:1:2:1:1 〇
[0025] 另夕h醒0S管丽4和醒0S管丽6的宽长比相等，醒0S管丽5的宽长比是NMOS管丽4的 宽长比的2倍，设定NMOS管MNy的宽长比为(W/U-MNy，其中，y = 4,5,6;贝iJ(W/L)mn4:(W/L)m化： (W/L)mn6 = 1:2:1。
[00%]第二ΝΡΝΞ极管QN2与第四ΝΡΝΞ极管QN4的发射区面积相等，第ΞΝΡΝΞ极管QN3的 发射区面积是第二ΝΡΝΞ极管QN2发射区面积的两倍，第一 ΝΡΝΞ极管QN1的发射区面积是第 二ΝΡΝΞ极管QN2发射区面积的N倍，其中N为大于1的正整数，设定第χΝΡΝΞ极管的发射区面 积为Αεχ，其中χ=1，2,3,4;则Αει:Αε2:Αε3:Αε4=Ν:1:2:1，其中Ν为大于1的正整数。
[0027] 第四ΝΡΝΞ极管QN4的基极、发射极电压差为负溫度系数。
[0028] 具体实现时，本实用新型的一种无需运算放大器的带隙基准电路的实现过程如 下:参见图2,基准启动电路100,其作用是消除基准电路的简并点，保证基准电路能正常启 动工作，其工作原理为当电源电压VDD上电时，电源电压VDD通过第一电阻R1将a点电位拉 高，则NMOS管丽3导通，此时，带隙基准电路中的PMOS管MP2和PMOS管MP3两条支路中有电流 流过，即带隙基准电路开始工作。通过PMOS管MP2和PMOS管MP1的镜像，可知PMOS管MP1和 NMOS管MN2支路中有电流流过，从而，NMOS管MN1导通，并将a点电位拉低，此时，NMOS管MN3截 止，则基准启动电路100停止工作，而带隙基准电路200脱离基准启动电路100并开始正常工 作。
[0029] 具体带隙基准电路工作过程说明如下：
[0030] 由于PMOS管MP1、PM0S管MP2、PM0S管MP4和PMOS管MP5的宽长比相等，PMOS管MP3的 宽长比是PMOS管MP1的宽长比的2倍，即（W/L)mpi: (W/L)mp2: (W/L)mp3: (W/L)mp4: (W/L)mp日=1: 1:2:1:1:贝 IJ:
[0031 ] Imp2：Imp3：Imp4：Imp5 = 1 :2:1:1(1)；
[0032] 设定第ΞΝΡΝΞ极管QN3的作用是保证流入QNl和QN2的集电极电流相等，lB,QNn， IC, QNn分别是第η个NPN的基极电流和集电极电流，则：
[0033] Imp2 = Ic,qni+Ib,qni+Ib,qn2(2);
[0034] Imp4=Ic,qn2+Ib,qn3(3);
[0035]设定所选四个ΝΡΝΞ极管的电流增益β相等，且β远大于1，由于，ΝΡΝΞ极管的电流 增盏
a-般β远大于1，即Ic要远大于Ιβ，则有：
[0036] Ιμρ2 * Ic,QNi =帕Ib,qni (4)
[0037] ImP4 * Ic,QN2 =帕Ib,QN2 巧）
[003引 Imp3 = Ic,QN3 =帕 Ib,QN3 (6)
[0039] 由（1)(4)(5)(6)可得第一 ΝΡΝΞ 极管 QNl、第二 ΝΡΝΞ 极管 QN2、和第 ΞΝΡΝΞ 极管 QN3的基极电流的关系如下：
[0040] 2Ib,qni = 2Ib,qn2 = Ib,qn3 (7)
[0041] 由式（1)(2)(3)(7)可得 Ic,QNi = Ic,QN2 (8)
[0042] 则有
[0043]
[0044] 式中，Vbe2是第二ΝΡΝΞ极管QN2的基极发射极电压差，Vbei是第一 ΝΡΝΞ极管QN1的 基极发射极电压差，VT = kT/q为热电压，显正溫特性，k为玻尔兹曼常数，q为电荷量；Isi，Is2 分别为第一 ΝΡΝΞ极管QN1和第二ΝΡΝΞ极管QN2的集电极饱和电流。
[0045] 由于第一 ΝΡΝΞ极管QN1和第二ΝΡΝΞ极管QN2的发射区面积比Aei:Ae2 = N: 1，则
[0046] Isi： Is2 = Aei：Ae2 = N: 1 (10)
[0047] 将式子(8)(10)代入到(9)中，可得
[004引 VR2 = VTlnN (11)
[0049]又由式（1)可得
[0053] 式中，Vbe4是第四ΝΡΝΞ极管QN4的基极发射极电压差。
[0054] 从式（12)可知，由于VBE4为负溫度系数（即第四NPNS极管QN4的发射结正向压降， 随溫度上升会降低）呈负溫特性，而热电压Vt呈正溫特性，因此，通过调节电阻R2和R3的比 值及第一ΝΡΝΞ极管QN1和第二ΝΡΝΞ极管QN2的发射区面积比，实现具有负溫特性的第四 ΝΡΝΞ极管基极、发射极电压差VBE4与具有正溫特性电压Vt相互抵消溫度因素影响，可得到 功耗低、不受溫度影响、电源抑制比低、输出噪声小，稳定性好的基准电压，且该基准电压不 受溫度及电源电压VDD变化的影响。
[0055] 综上，本实用新型的电路不需要采用运放，同样可W得到与溫度及电源电压无关 的带隙基准电压，避免采用运放的电路，由于担屯、电路运行的稳定性，而另外考虑频率补偿 问题，大大简化了电路结构，增强电路的稳定性。
[0056] 尽管结合优选实施方案具体展示和介绍了本实用新型，但所属领域的技术人员应 该明白，在不脱离所附权利要求书所限定的本实用新型的精神和范围内，在形式上和细节 上可W对本实用新型做出各种变化，均为本实用新型的保护范围。
【主权项】
1. 一种无需运算放大器的带隙基准电路，其特征在于:包括顺次电性连接的基准启动 电路和带隙基准电路;所述基准启动电路包括第一电阻Rl、NMOS管MN1、NMOS管丽2、匪0S管 丽3及PMOS管MP1;所述第一电阻R1的输入端与电源电压VDD及PMOS管MP1的源极连接;所述 第一电阻R1的输出端与NMOS管丽3的栅极及NMOS管丽1漏极连接，所述匪0S管丽1的源极接 地;所述匪0S管丽1的栅极与匪0S管丽2的栅极及漏极连接;所述NMOS管丽2的源极接地;所 述PMOS管MP1的漏极与NMOS管丽2的栅极及漏极连接;所述PMOS管MP1的栅极与NMOS管丽3的 漏极及所述带隙基准电路连接;所述NMOS管MN3的源极及所述带隙基准电路连接。2. 根据权利要求1所述的一种无需运算放大器的带隙基准电路，其特征在于:所述带隙 基准电路包括 PMOS 管 MP2、PM0S 管 MP3、PM0S 管 MP4、PM0S 管 MP5、匪 0S 管 MN4、NM0S 管 MN5、NM0S 管MN6、第一 NPN三极管QN1、第二NPN三极管QN2、第三NPN三极管QN3、第四NPN三极管QN4、电 阻R2及电阻R3;所述PMOS管MP2的源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP3的 源极、PMOS管MP4的源极、PMOS管MP5的源极及电源电压VDD连接;所述PMOS管MP2的栅极与 PMOS管MP1的栅极、NMOS管MN3的漏极、PMOS管MP4的栅极、PMOS管MP5的栅极、PMOS管MP3的栅 极和漏极及匪0S管MN5的漏极连接；所述PMOS管MP2的漏极与匪0S管MN4的漏极和栅极及 匪0S管丽5的栅极连接;所述匪0S管丽4的漏极与栅极连接;所述匪0S管MN4栅极与匪0S管 丽5的栅极连接;所述匪0S管MN4的漏极与第一 NPN三极管QN1集电极和基极及第二NPN三极 管QN2的基极连接;所述第一 NPN三极管QN1集电极和基极与第二NPN三极管QN2的基极连接； 所述第一 NPN三极管QN1的发射极与第三NPN三极管QN3的发射极、匪0S管MN3的源极及电阻 R2的输入端连接;所述电阻R2的输出端与匪0S管丽1的源极、匪0S管MN2的源极、所述第二 NPN三极管QN2的发射极及所述第四NPN三极管QN4的发射极连接，并接地;所述PMOS管MP3的 源极与PMOS管MP1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP4的源极、PMOS管 MP5的源极及电源电压VDD连接;所述PMOS管MP3的栅极和漏极连接;所述栅极和漏极与PMOS 管MP2的栅极、PMOS管MP 1的栅极、NMOS管MN3的漏极、PMOS管MP4的栅极、PMOS管MP5的栅极及 匪0S管丽5的漏极连接;所述匪0S管丽5的栅极与所述匪0S管丽4的漏极和栅极连接;所述 匪0S管丽5的源极与所述第三NPN三极管QN3的集电极连接;所述第三NPN三极管QN3的基极 与NMOS管MN6的源极及第二NPN三极管QN2的集电极连接;所述第三NPN三极管QN3的发射极 与匪0S管MN3的源极、第一 NPN三极管QN1的发射极及电阻R2的输入端连接;所述PMOS管MP4 的源极与PMOS管MP 1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP3的源极、PMOS管 MP5的源极及电源电压VDD连接;所述PMOS管MP4的栅极与PMOS管MP2的栅极、PMOS管MP 1的栅 极、NMOS管丽3的漏极、PMOS管MP5的栅极及PMOS管MP3的栅极和漏极连接;所述PMOS管MP4的 漏极与NMOS管MN6的栅极和漏极连接;所述NMOS管MN6的源极与第三NPN三极管QN3的基极与 第二NPN三极管QN2的集电极连接;所述第二NPN三极管QN2的基极与第一 NPN三极管QN1的集 电极和基极连接;所述第二NPN三极管QN2的发射极与电阻R2的输出端、NMOS管MN1的源极、 匪0S管丽2的源极及所述第四NPN三极管QN4的发射极连接，并接地;所述PMOS管MP5的源极 与PMOS管MP4的源极、PMOS管MP 1的源极、电阻R1的输入端、PMOS管MP2的源极、PMOS管MP3的 源极及电源电压VDD连接;所述PMOS管MP5的栅极与PMOS管MP4的栅极、PMOS管MP2的栅极、 PMOS管MP1的栅极、NMOS管丽3的漏极及PMOS管MP3的栅极和漏极连接;所述PMOS管MP5的漏 极与电阻R3的输入端及所述带隙基准电路的输出端连接，输出基准电压VREF;所述R3的输 出端与第四NPN三极管QN4的基极和集电极连接;所述第四NPN三极管QN4的发射极与所述第 二NPN三极管QN2的发射极、电阻R2的输出端、NMOS管MN1的源极及NMOS管MN2的源极连接，并 接地。3. 根据权利要求2所述的一种无需运算放大器的带隙基准电路，其特征在于:所述PM0S 管MP1、PM0S管MP2、PM0S管MP4和PM0S管MP5的宽长比相等，所述PM0S管MP3的宽长比是PM0S 管MP1的宽长比的2倍，设定PM0S管MPn的宽长比为(W/L)-MPfl，其中，n = 1，2，3，4，5;则： (W/L)mpi : (W/L)mp2 : (W/L)mp3 : (W/L)mp4: (W/L)mp5 = 1:1:2:1:1 〇4. 根据权利要求2所述的一种无需运算放大器的带隙基准电路，其特征在于:所述匪0S 管MN4和NMOS管丽6的宽长比相等，所述NMOS管丽5的宽长比是NMOS管丽4的宽长比的2倍，设 定 NMOS 管 MNy的宽长比为(W/L)_y，其中，y = 4,5,6;贝lJ(W/L)_4:(W/L)_5:(W/L)_6 = l:2:l〇5. 根据权利要求2所述的一种无需运算放大器的带隙基准电路，其特征在于:所述第二 NPN三极管QN2与第四NPN三极管QN4的发射区面积相等，所述第三NPN三极管QN3的发射区面 积是第二NPN三极管QN2发射区面积的两倍，所述第一 NPN三极管QN1的发射区面积是第二 NPN三极管QN2发射区面积的N倍，其中N为大于1的正整数，设定第xNPN三极管的发射区面积 为Aex，其中 x=l，2,3,4;则Ae1:AE2:AE3:AE4=N :1:2:1，其中 N 为大于 1 的正整数。6. 根据权利要求2所述的一种无需运算放大器的带隙基准电路，其特征在于:所述第四 NPN三极管QN4的基极、发射极电压差为负温度系数。
【文档编号】G05F3/26GK205485709SQ201620274772
【公开日】2016年8月17日
【申请日】2016年4月5日
【发明人】廖建平, 林桂江, 杨瑞聪, 杨凤炳, 任连峰, 刘玉山, 沈滨旭
【申请人】厦门新页微电子技术有限公司