一种非易失存储器结构及其利记博彩app
【专利摘要】本发明公开了一种非易失存储器结构及其利记博彩app，包括建立在同一半导体基底上的存储区和外围电路区，外围电路区上从下往上依次覆盖有第一、第二层间介质，存储区上覆盖有第二层间介质，存储区的第二层间介质与外围电路区的第二层间介质相连，并且其上表面相平齐；本发明通过使器件存储区和外围电路区具备不同的层间介质结构，保证层间介质在具有较高填充深宽比的存储区做到无空洞填充，同时又不会损伤外围电路区的隧穿氧化层，可兼顾存储区层间介质的无空洞填充和外围电路区隧穿氧化层的可靠性，做到功能性和可靠性的双重保障。
【专利说明】
一种非易失存储器结构及其利记博彩app
技术领域
[0001]本发明涉及半导体技术领域，特别是涉及一种浮栅型非易失存储器中可兼顾存储区层间介质填充和外围电路区隧穿氧化层可靠性的层间介质结构。
【背景技术】
[0002]浮栅型非易失存储器通常由存储区和外围电路区两部分构成。
[0003]请参阅图1，图1是现有的一种浮栅型非易失存储器结构示意图。如图1所示，浮栅型非易失存储器建立在半导体基底10之上，所有的存储区I都有着类似的原始单元架构，包括源极和漏极11，控制栅16，浮栅13。控制栅与外部电路直接相连。浮栅位于控制栅下层，用于信息的存储。控制栅与浮栅之间有一层极间氧化层14，用于隔绝浮栅区；极间氧化层的组成可以是氧化物-氮化物-氧化物三明治结构，或者是单一的二氧化硅层。浮栅和基底间有一层隧穿氧化层12。经过干法刻蚀形成的栅极最终会被氮化物-氧化物侧墙15和通孔刻蚀阻挡层17包围。
[0004]请继续参阅图1。外围电路区Π主要由晶体管构成，晶体管建立在同一个半导体基底10之上。普通的晶体管通常只用一层多晶硅作为栅极21，同时也存在源极和漏极23，栅极和基底间也有一层隧穿氧化层22，栅极也具有侧墙20并被通孔刻蚀阻挡层19所包围。存储区I和外围电路区Π之间具有浅沟槽隔离结构24。
[0005]目前业界通常采用炉管工艺进行多晶硅栅极的沉积。如图1所示，存储区的控制栅16和外围电路区的栅极21为同时沉积而成。这就意味着由于浮栅13和极间氧化层14的存在，导致存储区的栅极总高度A要远高于外围电路区的栅极总高度C。而层间介质(ILD)IS需要同时填充于存储区和外围电路区，存储区填充时栅极总高度A与栅极之间沟槽间距B之间的深宽比A/B要远高于外围电路区填充时栅极总高度C与栅极之间沟槽间距D之间的深宽比C/D。根据化学气相沉积原理，针对高的深宽比多采用高密度等离子体化学气相沉积方法进行填充，该工艺虽然填充能力强，但不可避免地会带来等离子体损伤现象。当外围电路区的栅极厚度C不足以阻挡这种等离子体时，就会损伤到其隧穿氧化层22，进而影响到外围器件的可靠性。
【发明内容】
[0006]本发明的目的在于克服现有技术存在的上述缺陷，提供一种非易失存储器结构，使存储区能够做到无空洞填充，同时又确保了对外围电路区隧穿氧化层可靠性的要求。
[0007]为实现上述目的，本发明的技术方案如下:
[0008]—种非易失存储器结构，包括建立在同一半导体基底上的存储区和外围电路区，所述存储区和外围电路区上覆盖有层间介质；其中，所述外围电路区上从下往上依次覆盖有第一、第二层间介质，所述存储区上覆盖有第二层间介质，所述存储区的第二层间介质与所述外围电路区的第二层间介质相连，并且其上表面相平齐。
[0009]优选地，所述存储区包括复数个第一栅极区，所述外围电路区包括复数个第二栅极区，所述第一栅极区从下往上依次包括隧穿氧化层、浮栅、极间氧化层、控制栅;所述第二栅极区从下往上依次包括隧穿氧化层和栅极。
[0010]优选地，所述第一、第二栅极区各具有栅极侧墙，并各被通孔刻蚀阻挡层包围；在所述第一、第二栅极区两侧的半导体基底中各具有源极和漏极;所述存储区和外围电路区之间具有隔离结构。
[0011]优选地，所述第一层间介质为无等离子体损伤的氧化层，所述第二层间介质为具备良好填充能力的任一氧化层。
[0012]—种非易失存储器结构的利记博彩app，包括以下步骤:
[0013]步骤SOI:提供一半导体基底，在所述半导体基底上形成存储区和外围电路区；
[0014]步骤S02:在所述存储区和外围电路区上沉积一层无等离子体损伤的第一层间介质层；
[0015]步骤S03:去除所述存储区位置覆盖的第一层间介质层；
[0016]步骤S04:采用高密度等离子体化学气相沉积方法在所述存储区和外围电路区上继续沉积一层第二层间介质层；
[0017]步骤S05:对第二层间介质层进行平坦化，达到器件最终要求的层间介质厚度。
[0018]优选地，步骤SOl中，包括在所述存储区和外围电路区之间形成浅沟槽隔离，在所述存储区形成复数个第一栅极区，在所述外围电路区形成复数个第二栅极区，以及在所述第一、第二栅极区两侧的半导体基底中各形成源极和漏极;其中，形成第一栅极区包括形成隧穿氧化层、浮栅、极间氧化层、控制栅，以及形成栅极侧墙和包围第一栅极区的通孔刻蚀阻挡层，形成第二栅极区包括形成隧穿氧化层和栅极，以及形成栅极侧墙和包围第二栅极区的通孔刻蚀阻挡层。
[0019]优选地，步骤S02中，采用准常压化学气相沉积方法沉积无等离子体损伤的第一层间介质层。
[0020]优选地，所述第一层间介质为无等离子体损伤的氧化层，所述第二层间介质为具备良好填充能力的任一氧化层。
[0021]优选地，所述第一层间介质的沉积厚度为1000-2000埃，应根据不同产品结构作适当调整，做到足够的厚度能够抵挡等离子损伤，又不至过高的氧化层厚度造成存储区和外围电路区较大的高度差影响层间介质平坦化。
[0022]优选地，步骤S03中，在所述第一层间介质表面进行光刻胶涂布和显影，露出存储区，然后采用湿法刻蚀去除所述存储区位置覆盖的第一层间介质层。
[0023]从上述技术方案可以看出，本发明通过使器件存储区和外围电路区具备不同的层间介质结构，保证层间介质在具有较高填充深宽比的存储区做到无空洞填充，同时又不会损伤外围电路区的隧穿氧化层，可兼顾存储区层间介质的无空洞填充和外围电路区隧穿氧化层的可靠性，做到功能性和可靠性的双重保障。
【附图说明】
[0024]图1是现有的一种浮栅型非易失存储器结构示意图；
[0025]图2是本发明一较佳实施例的一种非易失存储器结构示意图；
[0026]图3-图4是本发明一较佳实施例的一种非易失存储器结构的利记博彩app工艺步骤示意图；
[0027]图5是隧穿氧化层漏电曲线比较示意图。
【具体实施方式】
[0028]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0029]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
[0030]在以下本发明的【具体实施方式】中，请参阅图2，图2是本发明一较佳实施例的一种非易失存储器结构示意图。如图2所示，本发明的一种非易失存储器结构，包括建立在同一半导体基底100上的存储区I和外围电路区Π，所述存储区和外围电路区之间可通过半导体基底中的浅沟槽隔离结构124进行隔离。在所述存储区和外围电路区上覆盖有层间介质。
[0031]请参阅图2。所述存储区I设有复数个第一栅极区m。每个所述第一栅极区m从下往上依次包括隧穿氧化层102、浮栅103、极间氧化层104和控制栅106。在所述第一栅极区两侧具有栅极侧墙105，并且第一栅极区的外围被通孔刻蚀阻挡层107所包围。在所述第一栅极区两侧下方的半导体基底100中分别设有源极和漏极101。其中，所述第一栅极区的隧穿氧化层、浮栅、极间氧化层、控制栅以及栅极侧墙、通孔刻蚀阻挡层可采用常规材料制作，本例不作限定。例如，隧穿氧化层可采用二氧化硅，极间氧化层可采用氧化物-氮化物-氧化物三明治结构。
[0032]请继续参阅图2。所述外围电路区Π设有复数个第二栅极区IV。每个所述第二栅极区IV从下往上依次包括隧穿氧化层122、栅极121。在所述第二栅极区两侧同样具有栅极侧墙120，并且第二栅极区的外围同样被通孔刻蚀阻挡层109所包围。在所述第二栅极区两侧下方的半导体基底100中也分别设有源极和漏极123。其中，所述第二栅极区的隧穿氧化层、栅极以及栅极侧墙、通孔刻蚀阻挡层同样可采用常规材料制作，本例不作限定。例如，隧穿氧化层可采用二氧化硅，栅极可采用多晶硅。
[0033]请继续参阅图2。所述存储区I和外围电路区Π上覆盖的层间介质具有不同的层结构。其中，在所述外围电路区Π上、自半导体基底100往上依次覆盖有第一层间介质108、第二层间介质125;在所述存储区I上、自半导体基底100往上覆盖有第二层间介质125。所述存储区的第二层间介质与所述外围电路区的第二层间介质是相连的，形成对非易失存储器结构表面的全覆盖;并且，所述存储区的第二层间介质与所述外围电路区的第二层间介质上表面是相平齐的，即覆盖在整个非易失存储器结构表面的第二层间介质上表面是一个水平面。所述外围电路区的第一层间介质108被第二层间介质125整体所覆盖。
[0034]作为可选的实施方式，所述第一层间介质108可采用无等离子体损伤的臭氧正硅酸乙酯(O3-TEOS);所述第二层间介质125为具备较强填充能力的任一氧化物。
[0035]本发明通过使存储区和外围电路区具备不同的层间介质结构，存储区可采用高密度等离子体化学气相沉积方法形成第二层间介质，以保证无空洞填充，外围电路区采用两层材料的层间介质结构，底层可采用无等离子体损伤的准常压化学气相沉积方法沉积第一层间介质层，从而保证隧穿氧化层的可靠性，上层采用和存储区一样的第二层间介质材料，做到功能性和可靠性的双重保障。本发明可适用于所有需要保护隧穿氧化层又要保证高深宽比的层间介质无空洞填充的结构，尤其适用于浮栅型非易失存储器。
[0036]请参阅图5。图5是隧穿氧化层漏电曲线比较示意图，对采用本发明图2工艺和现有图1工艺各取一片晶圆进行低压栅氧漏电测试，图中横坐标表示低压栅氧(即隧穿氧化层)漏电流，单位为安培，纵坐标表示漏电累积率，单位:％。从图中可以看出，采用如图1的现有层间介质单层结构时，栅氧漏电在晶圆面内呈现很差的均匀性，如曲线L2所示，而采用如图2的本发明层间介质双层结构时，其低压栅氧漏电流曲线LI表现出良好的晶圆面内均匀性。这说明本发明采用两层材料的层间介质结构后，对外围电路区的隧穿氧化层起到了良好的保护作用。由于外围电路区的隧穿氧化层没有受到等离子体损伤，因此确保了外围器件的可靠性。
[0037]下面通过【具体实施方式】，对本发明一种非易失存储器结构的利记博彩app进行详细说明。
[0038]请参阅图3-图4以及图2。图3-图4是本发明一较佳实施例的一种非易失存储器结构的利记博彩app工艺步骤示意图。如图3-图4以及图2所示，本发明的一种非易失存储器结构的利记博彩app，可用于制作上述的非易失存储器结构。本发明的方法包括以下步骤:
[0039]步骤SO1:提供一半导体基底，在所述半导体基底上形成存储区和外围电路区。
[0040]请参阅图3。可采用常规半导体基底，首先在所述半导体基底100上定义出存储区I和外围电路区Π，并可采用浅沟槽隔离结构124对存储区和外围电路区进行隔离。然后，可采用常规方法，在所述存储区制作形成复数个第一栅极区m，包括形成第一栅极区m的隧穿氧化层102、浮栅103、极间氧化层104、控制栅106，并形成栅极侧墙105，在第一栅极区两侧的半导体基底100中形成源极和漏极101，形成包围第一栅极区的通孔刻蚀阻挡层107。并且，在所述外围电路区形成复数个第二栅极区IV，包括形成隧穿氧化层122和栅极121，并形成栅极侧墙120，在第二栅极区两侧的半导体基底100中形成源极和漏极123，以及形成包围第二栅极区的通孔刻蚀阻挡层109。需要说明的是，上述存储区和外围电路区的各对应层结构可在相同工艺中同步制作形成，并采用适当的工艺次序。
[0041]步骤S02:在所述存储区和外围电路区上沉积一层无等离子体损伤的第一层间介质层。
[0042]请继续参阅图3。在利用传统工艺生成上述所有前层结构之后，在器件表面沉积一层无等离子体损伤的氧化层108(即第一层间介质层)，用于隔绝后续高密度等离子体化学气相沉积方法(HDP)沉积过程中带来的等离子体损伤。本实施例中，采用准常压化学气相沉积方法生长一层臭氧正硅酸乙酯(O3-TEOS)1S作为第一层间介质层，但不仅限于该种氧化层。O3-TEOS可以容易地对具有低深宽比C/D的外围电路区栅极沟槽进行良好填充。O3-TEOS的沉积厚度可为1000-2000埃。通常情况下，氧化层108厚度越高，阻挡等离子损伤的能力就越强。但过高的氧化层厚度又会造成外围电路区和存储区较大的高度差，对填充过后的化学机械研磨均匀性将造成一定的影响。所以该O3-TEOS的沉积厚度可根据不同产品的结构做适当调整，例如可优选为1500埃。
[0043]步骤S03:去除所述存储区位置覆盖的第一层间介质层。
[0044]请参阅图4。接着，可在O3-TEOS层108表面进行光刻胶涂布、显影，露出存储区；然后，通过湿法刻蚀技术去除存储区的O3-TEOS,只保留位于外围电路区上方的部分O3-TEOS层108 ο本实施例中，采用氢氟酸为刻蚀剂，但不仅限于氢氟酸。
[0045]步骤S04:采用高密度等离子体化学气相沉积方法在所述存储区和外围电路区上继续沉积一层第二层间介质层。
[0046]接着，利用高密度等离子体技术，在器件表面进行第二层间介质层氧化物125的沉积。该工艺优秀的填充能力保证了二氧化硅在存储区I具有高深宽比A/B的栅极沟槽内的无空洞填充；同时，在外围电路区由于O3-TEOS的阻挡，又能够有效避免等离子体对外围电路区隧穿氧化层的损伤，从而保证了外围器件对可靠性的要求。这样存储区I和外围电路区Π就具有了不同的层间介质结构，如图2所示。
[0047]步骤S05:对第二层间介质层进行平坦化，达到器件最终要求的层间介质厚度。
[0048]最后，可通过化学机械研磨对二氧化硅第二层间介质层125进行平坦化，来达到最终要求的层间介质总厚度，形成如图2所示的本发明浮栅型非易失存储器结构。
[0049]综上所述，本发明通过使器件存储区和外围电路区具备不同的层间介质结构，保证层间介质在具有较高填充深宽比的存储区做到无空洞填充，同时又不会损伤外围电路区的隧穿氧化层，可兼顾存储区层间介质的无空洞填充和外围电路区隧穿氧化层的可靠性，做到功能性和可靠性的双重保障。
[0050]以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【主权项】
1.一种非易失存储器结构，其特征在于，包括建立在同一半导体基底上的存储区和外围电路区，所述存储区和外围电路区上覆盖有层间介质;其中，所述外围电路区上从下往上依次覆盖有第一、第二层间介质，所述存储区上覆盖有第二层间介质，所述存储区的第二层间介质与所述外围电路区的第二层间介质相连，并且其上表面相平齐。2.根据权利要求1所述的非易失存储器结构，其特征在于，所述存储区包括复数个第一栅极区，所述外围电路区包括复数个第二栅极区，所述第一栅极区从下往上依次包括隧穿氧化层、浮栅、极间氧化层、控制栅;所述第二栅极区从下往上依次包括隧穿氧化层和栅极。3.根据权利要求1或2所述的非易失存储器结构，其特征在于，所述第一、第二栅极区各具有栅极侧墙，并各被通孔刻蚀阻挡层包围；在所述第一、第二栅极区两侧的半导体基底中各具有源极和漏极;所述存储区和外围电路区之间具有隔离结构。4.根据权利要求1所述的非易失存储器结构，其特征在于，所述第一层间介质为无等离子体损伤的氧化层，所述第二层间介质为具备良好填充能力的任一氧化层。5.—种非易失存储器结构的利记博彩app，其特征在于，包括以下步骤: 步骤SO1:提供一半导体基底，在所述半导体基底上形成存储区和外围电路区； 步骤S02:在所述存储区和外围电路区上沉积一层无等离子体损伤的第一层间介质层； 步骤S03:去除所述存储区位置覆盖的第一层间介质层； 步骤S04:采用高密度等离子体化学气相沉积方法在所述存储区和外围电路区上继续沉积一层第二层间介质层； 步骤S05:对第二层间介质层进行平坦化，达到器件最终要求的层间介质厚度。6.根据权利要求5所述的非易失存储器结构的利记博彩app，其特征在于，步骤SOl中，包括在所述存储区和外围电路区之间形成浅沟槽隔离，在所述存储区形成复数个第一栅极区，在所述外围电路区形成复数个第二栅极区，以及在所述第一、第二栅极区两侧的半导体基底中各形成源极和漏极;其中，形成第一栅极区包括形成隧穿氧化层、浮栅、极间氧化层、控制栅，以及形成栅极侧墙和包围第一栅极区的通孔刻蚀阻挡层，形成第二栅极区包括形成隧穿氧化层和栅极，以及形成栅极侧墙和包围第二栅极区的通孔刻蚀阻挡层。7.根据权利要求5所述的非易失存储器结构的利记博彩app，其特征在于，步骤S02中，采用准常压化学气相沉积方法沉积无等离子体损伤的第一层间介质层。8.根据权利要求5所述的非易失存储器结构的利记博彩app，其特征在于，所述第一层间介质为无等离子体损伤的氧化层，所述第二层间介质为具备良好填充能力的任一氧化层。9.根据权利要求5或8所述的非易失存储器结构的利记博彩app，其特征在于，所述第一层间介质的沉积厚度为1000-2000埃。10.根据权利要求5所述的非易失存储器结构的利记博彩app，其特征在于，步骤S03中，在所述第一层间介质表面进行光刻胶涂布和显影，露出存储区，然后采用湿法刻蚀去除所述存储区位置覆盖的第一层间介质层。
【文档编号】H01L27/115GK106098694SQ201610704806
【公开日】2016年11月9日
【申请日】2016年8月22日
【发明人】李妍, 辻直樹, 陈广龙
【申请人】上海华力微电子有限公司