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【专利摘要】本发明提供了一种LDMOS器件，尤其是一种LDNMOS器件和LDPMOS器件。主要通过对现有的LDMOS器件中的栅极长度进行优化，以进行适当的缩减，使得缩减后的栅极不与位于源区和漏区之间的浅沟槽隔离发生叠置，且尽可能减少与漏区所在的阱区之间的叠置，并使得缩减后的栅极尺寸满足设计规则的要求。从而最大限度的减少栅极的关键尺寸，在很大程度上避免了栅极表面经研磨后产生凹陷的问题，提高栅极表面的平整度，且能够实现在不牺牲太多开启电流的情况下改善器件的击穿电压。
【专利说明】
LDMOS器件
技术领域
[0001]本发明涉及半导体器件制造领域，尤其涉及一种LDNMOS器件和LDPMOS器件。
【背景技术】
[0002]在现有的设计规则(Design Rule, DR)中，栅极长度一般被限制在0.2um以下，而目前的横向扩散金属氧化物半导体(Laterally Diffused Metal Oxide Semiconductor，简称:LDM0S)的栅极长度通常会超过设计规则的规定。
[0003]当对既含有LDMOS器件同时又含有其他器件的芯片进行化学机械研磨(ChemicalMechanical Polishing，简称:CMP)时，由于LDMOS器件中的栅极的关键尺寸(CriticalDimens1n,简称⑶)大于其他部分的关键尺寸，因此会造成LDMOS器件上金属栅极的过度研磨，从而导致表面凹陷(dishing)问题的产生，进而影响器件最终的性能。
[0004]如图1所示，其绘示了一种现有的LDNMOS的剖面结构，该结构包括衬底(图中未示出)和栅极1，该衬底包括两个P型阱区2和位于这两个P型阱区之间的N型阱区3 ;在每个P型阱区2中均设置有源区4，在该N型阱区3中设置有漏区5，在位于任意一个源区4与漏区5之间的N型阱区3中均设置有浅沟槽隔离6 ;栅极I被设置在位于每个源区4与漏区5之间的衬底的表面，且每个栅极I均与N型阱区3产生叠置区域(WP)，同时也与源区4和漏区5之间的浅沟槽隔离6产生叠置区域(SP)。
[0005]由于上述的LDNMOS结构中的栅极与下方的衬底产生了 WP和SP，因而造成其栅极长度过长，从而导致在后续的研磨过程中出现dishing问题。
【发明内容】
[0006]鉴于上述问题，本发明提供一种LDMOS器件。
[0007]本发明解决技术问题所采用的技术方案为:
[0008]一种LDMOS器件，其中，包括:
[0009]半导体衬底，所述半导体衬底中设置有第一阱区和与其邻接的第二阱区，且所述第一阱区中设置有源区，所述第二阱区中设置有漏区，所述第二阱区中还设置有浅沟槽隔离，且该浅沟槽隔离位于所述源区和所述漏区之间；以及
[0010]栅极，所述栅极设置于所述半导体衬底的表面，且位于所述源区和所述浅沟槽隔离之间，并部分覆盖所述第一阱区和所述第二阱区的表面；
[0011 ] 其中，所述栅极的长度满足设计规则。
[0012]所述的LDMOS器件，其中，所述半导体衬底中还设置有第三阱区，所述第三阱区与所述第二阱区邻接，所述第三阱区中设置有第二源区，所述第二阱区中还设置有第二浅沟槽隔离，且该第二浅沟槽隔离位于所述第二源区和所述漏区之间；
[0013]还包括第二栅极，所述第二栅极设置于所述半导体衬底的表面，且位于所述第二源区和所述第二浅沟槽隔离之间，并部分覆盖所述第三阱区和所述第二阱区的表面；
[0014]其中，所述第二栅极的长度满足设计规则。
[0015]所述的LDMOS器件，其中，所述栅极覆盖所述第二阱区的表面的部分在沟道方向上的长度小于50nm ；
[0016]所述第二栅极覆盖所述第二阱区的表面的部分在沟道方向上的长度小于50nm。
[0017]所述的LDMOS器件，其中，所述浅沟槽隔离和所述第二浅沟槽隔离均与其相邻的第二阱区边界之间存在一定的距离。
[0018]所述的LDMOS器件，其中，所述半导体衬底上还设置有第一鳍形结构，该第一鳍形结构连接所述源区和所述栅极；
[0019]所述半导体衬底上还设置有第二鳍形结构，该第二鳍形结构连接所述第二源区和所述第二栅极；
[0020]所述漏区的表面还设置有第三鳍形结构。
[0021]所述的LDNMOS器件，其中，所述第一鳍形结构和所述栅极之间还设置有第一栅氧化层，所述栅极包覆所述第一栅氧化层和所述第一鳍形结构设置；
[0022]所述第二鳍形结构和所述栅极之间还设置有第二栅氧化层，所述第二栅极包覆所述第二栅氧化层和所述第二鳍形结构设置。
[0023]所述的LDMOS器件，其中，所述浅沟槽隔离的材质为二氧化硅。
[0024]所述的LDMOS器件，其中，所述栅极和所述第二栅极的材质均为金属。
[0025]所述的LDMOS器件，其中，所述第一阱区和第三阱区的掺杂类型相同；
[0026]所述第二阱区与所述第一阱区和/或第三阱区的掺杂类型相反。
[0027]所述的LDMOS器件，其中，所述源区、第二源区以及漏区的掺杂类型均与所述第二阱区的掺杂类型相同。
[0028]所述的LDMOS器件，其特征在于，所述半导体衬底的掺杂类型为N型。
[0029]所述的LDMOS器件，其特征在于，所述半导体衬底中还设置有包含所述第一阱区、第二阱区和第三阱区的深阱区；
[0030]其中，所述深井区的掺杂类型与所述第二阱区的掺杂类型相同。
[0031]所述的LDMOS器件，其中，所述源区的掺杂类型为P型；所述第二源区的掺杂类型为P型；所述漏区的掺杂类型为P型；所述第二阱区的掺杂类型为P型；所述第一阱区的掺杂类型为N型；所述第三阱区的掺杂类型为N型；所述深阱区的掺杂类型为P型。
[0032]所述的LDMOS器件，其中，所述源区的掺杂类型为N型；所述第二源区的掺杂类型为N型；所述漏区的掺杂类型为N型；所述第二阱区的掺杂类型为N型；所述第一阱区的掺杂类型为P型；所述第三阱区的掺杂类型为P型。
[0033]上述技术方案具有如下优点或有益效果:
[0034]本发明通过对现有的LDMOS器件中的栅极长度进行适当的缩减，并保证缩减后的栅极长度在符合设计规则的同时，尽可能少的与漏区所在的阱区发生叠置，从而最大限度的减少栅极的关键尺寸，进而在对器件栅极进行化学机械研磨时，提高化学机械研磨的效果，在很大程度上避免了栅极表面经研磨后产生凹陷的问题，提高栅极表面的平整度，且能够实现在不牺牲太多开启电流的情况下改善器件的击穿电压(break down voltage)。
【附图说明】
[0035]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0036]图1是现有技术中LDNMOS器件的剖面结构示意图；
[0037]图2是本发明实施例1中的LDNMOS器件的剖面结构示意图；
[0038]图3a是本发明实施例2中的LDNMOS器件的剖面结构示意图；
[0039]图3b是图3a中的LDNMOS器件的A-A剖面结构示意图；
[0040]图4是本发明实施例3中的LDPMOS器件的剖面结构示意图；
[0041]图5a是本发明实施例4中的LDPMOS器件的剖面结构示意图；
[0042]图5b是图5a中的LDNMOS器件的B-B剖面结构示意图；
[0043]图6是将本发明的LDMOS器件应用于芯片上的俯视结构示意图。
【具体实施方式】
[0044]本发明提供了一种LDMOS器件，尤其是一种LDNMOS器件和LDPMOS器件。主要通过对现有的LDMOS器件中的栅极长度进行优化，以进行适当的缩减，并使得缩减后的栅极尺寸满足设计规则的要求。
[0045]本发明的LDNMOS器件主要包括:设置有第一阱区和第二阱区的半导体衬底；设置于所述第一阱区中的源区；设置于所述第二阱区中的漏区；位于所述源区和所述漏区之间且设置于所述第二阱区中的浅沟槽隔离；以及部分覆盖所述源区和所述浅沟槽隔离之间的所述半导体衬底的栅极；其中，所述栅极部分覆盖所述第二阱区的表面，且所述栅极的长度满足设计规则。
[0046]下面结合附图和具体实施例对本发明的LDNMOS器件进行详细说明。
[0047]实施例1
[0048]如图2所示，本实施例中的LDNMOS器件中包含一衬底，该衬底中设置有一 P型阱区101和一 N型阱区102，在该P型阱区101中设置有一源区103，在该N型阱区102中设置有一漏区104，该源区103和漏区104中均重掺杂有N型离子，在该源区103和漏区104之间的N型阱区102内设置有浅沟槽隔离105，在该源区103和漏区104之间的半导体衬底表面设置有一栅极106，该栅极106的一端与该源区103的一部分形成叠置，该栅极106的另一端不与该浅沟槽隔离105形成叠置，并且该栅极106与N型阱区102叠置的部分的长度尽可能小，在理想状况下，该部分的长度为零，即栅极106不与N型阱区102发生叠置(overlap)，但是由于在器件制备过程中的工艺精度等原因，如果器件在设计时就将该部分确定为零，在后续的制备过程中，如出现制程波动，会导致一部分的沟道不能进行反型，从而不能达到器件预先的设计目的，因此，作为一种较为优化的结构，其栅极106与N型阱区102之间需要存在一定的叠置区域107，该叠置区域107的长度可介于O?50nm(如10nm、20nm或40nm等)之间，该长度范围可以根据具体的设计规则以及实际的工艺需要进行相应的改变。
[0049]可选的，上述的LDNMOS器件可以是一个FinFET LDNMOS器件，在上述结构的基础上还进一步包括至少两个鳍形结构(Fin)，一鳍形结构108’设置于源区103和浅沟槽隔离105之间，且连接源区103和栅极106，且该鳍形结构108’穿过栅极内部，使得栅极106包覆该鳍形结构108’设置，在该鳍形结构108’与栅极106之间还设置有栅氧化层(未在图中示出)；一鳍形结构108”还设置于漏区104的表面。其中，上述的鳍形结构的材质可以是硅或其他能够用于形成Fin结构的材质，设置于栅极和鳍形结构之间的栅氧化层的材质可以是二氧化硅或其他能够用于栅氧化层中的材质。
[0050]作为一种可选的实施方式，上述LDNMOS器件中的栅极的材质可优选为金属。另夕卜，上述的浅沟槽隔离的材质为二氧化硅或其他能够形成浅沟槽隔离作用的绝缘材质。
[0051]实施例2
[0052]作为上述实施例1的一个变形，如图3a和3b所示，本实施例中的LDNMOS器件在实施例1的器件结构基础上还进一步包括第二 P型阱区201，该第二 P型阱区201设置于衬底中，且该第二 P型阱区201与P型阱区101关于N型阱区102对称，在该第二 P型阱区201中还设置有第二源区203，该第二源区203中重掺杂有N型离子，在该第二源区203和漏区104之间的N型阱区102中还设置有第二浅沟槽隔离205，在第二源区203和漏区104之间的衬底表面还设置有一第二栅极206，与实施例1中的栅极106类似的，该第二栅极206的一端与第二源区203构成部分的叠置，而该第二栅极206的另一端则不与第二浅沟槽隔离205发生叠置，且该第二栅极206与N型阱区102可以有部分的叠置，但其叠置的量不能过大，以确保栅极具有满足设计规则的CD，同时该叠置的量又不能太小，以免对器件沟槽的反向造成不利的影响，与实施例1中类似，按照现有的工艺需求，一般将该叠置的量控制在O?50nm，该范围仅作为一个较为优选的实施方式列出，该叠置的量并不局限于该范围内，可以根据具体的设计规则和实际的工艺需要进行改变。
[0053]与实施例1类似的，在上述结构的基础上还可进一步包括至少两个鳍形结构(Fin)，一鳍形结构208’设置于第二源区203和第二浅沟槽隔离205之间，且连接该第二源区203和第二栅极206，且该鳍形结构208’穿过第二栅极206的内部，从而使得第二栅极206包覆该鳍形结构208’设置，在该鳍形结构208’与第二栅极206之间还设置有第二栅氧化层209。其中，上述的鳍形结构的材质可以是硅或其他能够用于形成Fin结构的材质，设置于栅极和鳍形结构之间的第二栅氧化层209的材质可以是二氧化硅或其他能够用于栅氧化层中的材质。
[0054]作为一种可选的实施方式，上述LDNMOS器件中的栅极的材质可优选为金属。另夕卜，上述的浅沟槽隔离的材质为二氧化硅或其他能够形成浅沟槽隔离作用的绝缘材质。
[0055]本发明的LDMOS器件中还包括一种LDPMOS器件，该LDPMOS器件与上述的LDNMOS器件的结构大致相似，所不同的是LDPMOS器件与LDNMOS器件的阱区互为反型，且LDPMOS器件的源区和漏区和LDNMOS器件的源区和漏区也互为反型。
[0056]本发明的LDPMOS器件主要包括设置有一 P型阱区和一 N型阱区的半导体衬底、设置于该N型阱区中的源区、设置于该P型阱区中的漏区、设置于位于该源区和漏区之间的半导体衬底表面的栅极，以及设置于位于该源区和漏区之间的P型阱区中的浅沟槽隔离；其中，上述的栅极与浅沟槽隔离不存在相互叠置的部分，且栅极的长度需满足设计规则。
[0057]下面结合附图和具体实施例对本发明的LDPMOS器件进行详细说明。
[0058]实施例3
[0059]如图4所示，本实施例中的LDPMOS器件中包含一衬底，该衬底中设置有一 P型阱区302和一 N型阱区301，在该N型阱区301中设置有一源区303，在该P型阱区302中设置有一漏区304，该源区303和漏区304中均重掺杂有P型离子，在该源区303和漏区304之间的P型阱区302内设置有浅沟槽隔离305，在该源区303和漏区304之间的衬底表面设置有一栅极306，该栅极306的一端与该源区303的一部分形成叠置，该栅极306的另一端不与该浅沟槽隔离305形成叠置，并且该栅极306与P型阱区302叠置的部分的长度尽可能小，在理想状况下，该部分的长度为零，即栅极306不与P型阱区302发生叠置，但是由于在器件制备过程中的工艺精度等原因，如果器件在设计时就将该部分确定为零，在后续的制备过程中，如出现制程波动，会导致一部分的沟道不能进行反型，从而不能达到器件预先的设计目的，因此，作为一种较为优化的结构，其栅极306与P型阱区302之间需要存在一定的叠置区域307，该叠置区域307的长度可介于O?50nm(如10nm、20nm或40nm等)之间，该长度范围可以根据具体的设计规则以及实际的工艺需要进行相应的改变。
[0060]可选的，上述的LDPMOS器件可以是一个FinFET LDPMOS器件，在上述结构的基础上还进一步包括至少两个鳍形结构(Fin)，一鳍形结构308’设置于源区303和浅沟槽隔离305之间，且连接源区303和栅极306，且该鳍形结构308’穿过栅极306内部，使得栅极306包覆该鳍形结构308’设置，在该鳍形结构308’与栅极306之间还设置有栅氧化层(未在图中示出)；一鳍形结构308”还设置于漏区304的表面。其中，上述的鳍形结构的材质可以是硅或其他能够用于形成Fin结构的材质，设置于栅极和鳍形结构之间的栅氧化层的材质可以是二氧化硅或其他能够用于栅氧化层中的材质。
[0061]当上述的半导体衬底的掺杂类型为N型时，在该半导体衬底中还设置有包含N型阱区101和P型阱区102的N型深阱区(DNW)(未在图中示出)，以实现器件的正常工作。
[0062]作为一种可选的实施方式，该LDPMOS器件中的栅极的材质可优选为金属。另外，上述的浅沟槽隔离的材质为二氧化硅或其他能够形成浅沟槽隔离作用的绝缘材质。
[0063]实施例4
[0064]作为上述实施例3的一个变形，如图5a和5b所示，本实施例中的LDPMOS器件在实施例3的器件结构基础上还进一步包括第二 N型阱区401，该第二 N型阱区401设置于衬底中，且该第二 N型阱区401与N型阱区301关于P型阱区302对称，在该第二 N型阱区401中还设置有第二源区403，该第二源区403中重掺杂有P型离子，在该第二源区403和漏区304之间的P型阱区302中还设置有第二浅沟槽隔离405，在第二源区403和漏区304之间的衬底表面还设置有一第二栅极406，与实施例3中的栅极306类似的，该第二栅极406的一端与第二源区403构成部分的叠置，而该第二栅极406的另一端则不与第二浅沟槽隔离405发生叠置，且该第二栅极406与P型阱区302可以有部分的叠置，但其叠置的量不能过大，以确保栅极具有满足设计规则的CD，同时该叠置的量又不能太小，以免对器件沟槽的反向造成不利的影响，与实施例3中类似，按照现有的工艺需求，一般将该叠置的量控制在O?50nm，该范围仅作为一个较为优选的实施方式列出，该叠置的量并不局限于该范围内，可以根据具体的设计规则和实际的工艺需要进行改变。
[0065]与实施例4类似的，在上述结构的基础上还可进一步包括至少两个鳍形结构(Fin)，一鳍形结构408’设置于第二源区403和第二浅沟槽隔离405之间，且连接该第二源区403和第二栅极406，且该鳍形结构408’穿过第二栅极406的内部，从而使得第二栅极406包覆该鳍形结构408’设置，在该鳍形结构408’与第二栅极406之间还设置有第二栅氧化层409。其中，上述的鳍形结构的材质可以是硅或其他能够用于形成Fin结构的材质，设置于栅极和鳍形结构之间的第二栅氧化层409的材质可以是二氧化硅或其他能够用于栅氧化层中的材质。
[0066]当上述的半导体衬底的掺杂类型为N型时，在该半导体衬底中还设置有包含N型阱区101、P型阱区102的N型和第二 N型阱区201的N型深阱区(DNW)(未在图中示出)，以实现器件的正常工作。
[0067]作为一种可选的实施方式，上述LDPMOS器件中的栅极的材质可优选为金属。另夕卜，上述的浅沟槽隔离的材质为二氧化硅或其他能够形成浅沟槽隔离作用的绝缘材质。
[0068]作为对上述实施例1?4的一个应用，如图6所示，每个实施例中的器件601均可以阵列排布的方式设置于一芯片上，即每个器件之间两两平行且间距相等；图6中的器件601包括源区611、漏区621、栅极631和Fin结构641。
[0069]综上所述，在上述的LDPMOS器件和LDNMOS器件中，由于栅极与浅沟槽隔离的叠置部分(SP)以及与漏区所在的阱区之间的叠置部分(WP)被基本去除，从而使得器件中栅极在沟道方向上的长度被缩小，从而使得栅极的尺寸能够满足设计规则的要求。所以当对含有本发明的LDMOS器件和其他部分的芯片进行化学机械研磨时，由于栅极的尺寸均未超出设计规则中的规定，所以能够起到较好的研磨效果，使得被研磨后的栅极表面具有较好的平整度，避免了研磨凹陷问题的产生。
[0070]对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
【主权项】
1.一种LDMOS器件，其特征在于，包括: 半导体衬底，所述半导体衬底中设置有第一阱区和与其邻接的第二阱区，且所述第一阱区中设置有源区，所述第二阱区中设置有漏区，所述第二阱区中还设置有浅沟槽隔离，且该浅沟槽隔离位于所述源区和所述漏区之间；以及 栅极，所述栅极设置于所述半导体衬底的表面，且位于所述源区和所述浅沟槽隔离之间，并部分覆盖所述第一阱区和所述第二阱区的表面； 其中，所述栅极的长度满足设计规则。2.如权利要求1所述的LDMOS器件，其特征在于，所述半导体衬底中还设置有第三阱区，所述第三阱区与所述第二阱区邻接，所述第三阱区中设置有第二源区，所述第二阱区中还设置有第二浅沟槽隔离，且该第二浅沟槽隔离位于所述第二源区和所述漏区之间； 还包括第二栅极，所述第二栅极设置于所述半导体衬底的表面，且位于所述第二源区和所述第二浅沟槽隔离之间，并部分覆盖所述第三阱区和所述第二阱区的表面； 其中，所述第二栅极的长度满足设计规则。3.如权利要求2所述的LDMOS器件，其特征在于，所述栅极覆盖所述第二阱区的表面的部分在沟道方向上的长度小于50nm ； 所述第二栅极覆盖所述第二阱区的表面的部分在沟道方向上的长度小于50nm。4.如权利要求3所述的LDMOS器件，其特征在于，所述浅沟槽隔离和所述第二浅沟槽隔离均与其相邻的第二阱区边界之间存在一定的距离。5.如权利要求4所述的LDMOS器件，其特征在于，所述半导体衬底上还设置有第一鳍形结构，该第一鳍形结构连接所述源区和所述栅极； 所述半导体衬底上还设置有第二鳍形结构，该第二鳍形结构连接所述第二源区和所述第二栅极； 所述漏区的表面还设置有第三鳍形结构。6.如权利要求5所述的LDNMOS器件，其特征在于，所述第一鳍形结构和所述栅极之间还设置有第一栅氧化层，所述栅极包覆所述第一栅氧化层和所述第一鳍形结构设置； 所述第二鳍形结构和所述栅极之间还设置有第二栅氧化层，所述第二栅极包覆所述第二栅氧化层和所述第二鳍形结构设置。7.如权利要求1所述的LDMOS器件，其特征在于，所述浅沟槽隔离的材质为二氧化硅。8.如权利要求1所述的LDMOS器件，其特征在于，所述栅极和所述第二栅极的材质均为金属。9.如权利要求2所述的LDMOS器件，其特征在于，所述第一阱区和第三阱区的掺杂类型相同； 所述第二阱区与所述第一阱区和/或第三阱区的掺杂类型相反。10.如权利要求9所述的LDMOS器件，其特征在于，所述源区、第二源区以及漏区的掺杂类型均与所述第二阱区的掺杂类型相同。11.如权利要求10所述的LDMOS器件，其特征在于，所述半导体衬底的掺杂类型为N型。12.如权利要求11所述的LDMOS器件，其特征在于，所述半导体衬底中还设置有包含所述第一阱区、第二阱区和第三阱区的深阱区； 其中，所述深井区的掺杂类型与所述第二阱区的掺杂类型相同。13.如权利要求12所述的LDMOS器件，其特征在于，所述源区的掺杂类型为P型；所述第二源区的掺杂类型为P型；所述漏区的掺杂类型为P型；所述第二阱区的掺杂类型为P型；所述第一阱区的掺杂类型为N型；所述第三阱区的掺杂类型为N型；所述深阱区的掺杂类型为P型。14.如权利要求11所述的LDMOS器件，其特征在于，所述源区的掺杂类型为N型；所述第二源区的掺杂类型为N型；所述漏区的掺杂类型为N型；所述第二阱区的掺杂类型为N型；所述第一阱区的掺杂类型为P型；所述第三阱区的掺杂类型为P型。
【文档编号】H01L29/78GK105845730SQ201510021363
【公开日】2016年8月10日
【申请日】2015年1月15日
【发明人】李勇
【申请人】中芯国际集成电路制造(上海)有限公司