半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体器件及其制造方法，尤其涉及适用于在形成于半导体衬底的主面上的多个布线层的上部具有由金属膜构成的再布线的半导体器件及其制造方法而有效的技术。
【背景技术】
[0002]半导体器件中，例如在形成有CMIS ( comp I emen tary metal insulatorsemiconductor，互补型金属绝缘体半导体结构)的FET等半导体元件的半导体衬底的上部，由例如以Cu(铜)或Al(铝)为主成分的金属膜形成多层布线，在多层布线的上部形成最终钝化膜。
[0003]在日本特开2001-53075号公报(专利文献I)的图3中公开了如下构造:在用镍/金、或镍/钯的包覆层18覆盖了表面的布线层17，连接有作为外部端子的导线22。
[0004]在日本特开2003-218278号公报(专利文献2)的说明书摘要中公开了在再布线用导电体以大致柱状形成具有应力缓和功能的外部电极6的构造。
[0005]在日本特开2007-158043号公报(专利文献3)的图3中公开了如下构造:使与第I电极11连接的布线16在应力缓和层15上延伸，在应力缓和层15上，将由钎焊球构成的外部端子12连接于布线16。
[0006]在日本特开2012-4210号公报(专利文献4)的图25中公开了如下构造:在再布线15的表面设置由Ni膜18a和Au膜18b的层叠构造构成的焊盘18，在焊盘18连接导线20。
[0007]在先技术文献
[0008]专利文献
[0009]专利文献I:日本特开2001-53075号公报
[0010]专利文献2:日本特开2003-218278号公报
[0011]专利文献3:日本特开2007-158043号公报
[0012]专利文献4:日本特开2012-4210号公报
【发明内容】
[0013]发明所要解决的课题
[0014]使用专利文献4说明通过本发明人的研究而判明的课题。
[0015]如专利文献4的图24和图25所示，导线20连接于在再布线15的上表面形成的焊盘18，在导线20的连接部，再布线15成为宽幅的平面形状。这是因为，通常导线20的直径即使是用于细线也得有30μπι左右，接合后的粘接部的导线球直径成为60?80μπι左右。就是说，作为导线20的连接部的焊盘18需要是例如一边为80?ΙΟΟμπι的正方形，搭载焊盘18的再布线15也需要同样的区域(宽幅部)。
[0016]此外，与再布线15下层的Al布线5、7、9相比，再布线15通常为较低电阻。因此，再布线15是使用低电阻的铜膜而以ΙΟμπι左右的膜厚构成。
[0017]出于上述理由，再布线的细间距(finepitch)化存在制约，相邻的再布线的间隔变大。而且，需要避开宽幅的导线连接部来配置相邻的再布线。出于这些理由，判明难以实现具有再布线的半导体器件的高集成化(小型化)。
[0018]本发明的目的在于提供一种在具有再布线的半导体器件中实现高集成化(小型化)的技术。
[0019]本发明的上述及其他目的和新特征，将通过本说明书的描述和附图而得以清楚。
[0020]用于解决课题的手段
[0021]—实施方式的半导体器件，包括:形成于半导体衬底上的多个布线层;形成于多个布线层的最上层的焊盘电极;在焊盘电极上具有第I开口的绝缘膜;再布线，其与焊盘电极电连接，并在绝缘膜上延伸。而且，半导体器件包括:保护膜，其覆盖再布线的上表面，并具有使再布线的上表面的一部分露出的第2开口 ；外部焊盘电极，其在第2开口处与再布线电连接，并在保护膜上延伸；以及与外部焊盘电极连接的导线。并且，俯视下，外部焊盘电极的一部分位于再布线的外侧区域。
[0022]发明效果
[0023]根据一实施方式，能够实现具有再布线的半导体器件的高集成化。
【附图说明】
[0024]图1是作为一实施方式的半导体器件的主要部分主视图。
[0025]图2是沿着图1的A-A线的主要部分剖视图。
[0026]图3是沿着图1的B-B线的主要部分剖视图。
[0027]图4是表示一实施方式的半导体器件的制造工序的一部分的工艺流程图。
[0028]图5是作为一实施方式的半导体器件的制造工序中的主要部分剖视图。
[0029]图6是相继于图5的半导体器件的制造工序中的主要部分剖视图。
[0030]图7是相继于图6的半导体器件的制造工序中的主要部分剖视图。
[0031]图8是相继于图7的半导体器件的制造工序中的主要部分剖视图。
[0032]图9是相继于图8的半导体器件的制造工序中的主要部分剖视图。
[0033]图10是相继于图9的半导体器件的制造工序中的主要部分剖视图。
[0034]图11是表示变形例I的半导体器件的制造工序的一部分的工艺流程图。
[0035]图12是变形例I的半导体器件的制造工序中的主要部分剖视图。
[0036]图13是相继于图12的半导体器件的制造工序中的主要部分剖视图。
[0037]图14是相继于图13的半导体器件的制造工序中的主要部分剖视图。
[0038]图15是表示作为变形例2的半导体器件的制造工序的一部分的工艺流程图。
[0039]图16是作为变形例2的半导体器件的制造工序中的主要部分剖视图。
[0040]图17是相继于图16的半导体器件的制造工序中的主要部分剖视图。
[0041 ]图18是作为变形例3的半导体器件的主要部分俯视图。
[0042]图19是沿着图18的C-C线的主要部分剖视图。
[0043]附图标记的说明
[0044]CM覆盖金属膜;PR1、PR2、PR3抗蚀剂膜;pl、p2、p3插塞;Qn η沟道型MISFET;Qp p沟道型MISFET;RM再布线;RMl种子膜;RM2镀膜;UM基底金属膜；1A、1B、1C、ID半导体器件；IP半导体衬底;2P p型阱;2N η型阱;3元件分离槽;3a元件分离绝缘膜;4、6、8层间绝缘膜;5、7、9Al布线；9a焊盘电极；10表面保护膜；1a焊盘开口 ； 11基底绝缘膜；I Ia开口 ； 12保护膜；12a外部焊盘开口； 13外部焊盘电极；13a球连接部；13b突出部；14接触金属膜；15防锈膜;25D芯片焊盘部;25L引线;26封固体;27导线;27a球部。
【具体实施方式】
[0045]此外，在以下的实施方式中为了便于说明，在需要时分割为多个部分或实施方式来进行说明，除了特别明示的情况之外，这些部分或实施方式并非彼此毫无关系，一方是另一方的一部分或全部的变形例、详细信息、补充说明等关系。此外，在以下的实施方式中，提及要素的数量等(包括个数、数值、量、范围等)时，除了特别明示的情况及原理上明确限定为特定数量的情况等，并不限定于特定数量，可以是特定数量以上或以下。
[0046]而且，在以下的实施方式中，对于其构成要素(包括要素步骤等)，除了特别明示的情况及原理上明确是必须的情况等，不言而喻，其未必一定是必须的。同样，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况及原理上明确认为不能是这样的情况等，包括实质上与其形状等近似或类似的情形等。这与上述数值等(包括个数、数量、量、范围等)同样。
[0047]以下，基于附图详细说明本发明的实施方式。需要说明的是，在用于说明实施方式的全部附图中，对具有相同功能的部件标注相同或关联的附图标记，省略其重复说明。此夕卜，在存在多个类似部件(部位)时，有时对总称的附图标记增加记号来表示个别或特定的部位。此外，在以下的实施方式中，除了特别必须的情形以外，原则上不充分相同或同样部分的说明。
[0048]此外，在实施方式所用的附图中，为了容易理解附图，虽然是剖视图有时也会省略阴影线。而且，为了容易理解附图，虽然是俯视图有时也标注阴影线。
[0049]此外，在剖视图和俯视图中，各部位的大小并不与实际器件相对应，为了容易理解附图，有时将特定部位相对放大地显示。此外，在俯视图和剖视图对应的情况下也有时会改变各部位的大小来显示。
[0050](实施方式)
[0051]本实施方式的半导体器件(半导体集成电路装置)具有半导体芯片，所述半导体芯片包括例如多个半导体元件、形成于多个半导体元件的上部的多层的布线(多层布线)和与多层布线中的最上层布线连接的多个再布线，多个半导体元件通过所述多层布线或多个再布线而被连接。说明本实施方式的半导体器件1A。
[0052]〈关于半导体器件〉
[0053]图1是作为一实施方式的半导体器件的主要部分主视图。图2是沿着图1的A-A线的主要部分剖视图，图3是沿着图1的B-B线的主要部分剖视图。
[0054]图1中示出半导体器件IA所含的三个外部端子EXTl、EXT2、EXT3。外部端子是用于对半导体器件IA施加信号、电源电位或基准电位的端子。三个外部端子EXTl、EXT2、EXT3分别具有第3层Al布线9、再布线RM和外部焊盘电极13。第3层Al布线9经由再布线RM与外部焊盘电极13电连接。外部端子EXTl、EXT2、EXT3是用于获取半导体器件IA与外部的电连接的端子，在外部焊盘电极13连接有导线27，图1中示出了作为导线27与外部焊盘电极13的连接部分的球部27a。
[0055]图1所示的外部端子EXTl具有例如在纸面的X方向(横向)上以宽度Wl延伸的再布线RM。再布线RM的一端连接于第3层Al布线9的上表面(表面)的焊盘电极9a，另一端在外部焊盘开口 12a连接于外部焊盘电极13。外部焊盘电极13由供导线27的球部27a连接的球连接部13a和用于获取与再布线RM的电连接的突出部13b构成。球连接部13a和突出部13b都具有大致矩形形状。突出部13b与再布线RM重叠，但球连接部13a位于再布线RM的外侧，不与再布线RM重叠。在与再布线RM的延伸方向正交的方向上、即纸面的Y方向(纵向)上的球连接部13a的宽度W2大于突出部13b的宽度W