的移位寄存器根据所述第一输入端、所述第二输入端、所述第一电压端、所述第二电压端、所述第一信号端以及所述第二信号端的输入信号控制所述输出端的输出信号，减少了时钟信号的数量，从而提高了驱动效率，降低了产品成本。
【附图说明】
[0041 ]图1为本发明实施例一提供的一种移位寄存器的结构示意图；
[0042]图2为图1所示移位寄存器的具体结构示意图；
[0043]图3为本发明实施例二提供的一种移位寄存器的驱动方法的流程图；
[0044]图4为实施例二提供的移位寄存器的工作时序图。
【具体实施方式】
[0045]为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的移位寄存器及其驱动方法、驱动电路和显示装置进行详细描述。
[0046]实施例一
[0047]图1为本发明实施例一提供的一种移位寄存器的结构示意图。如图1所示，所述移位寄存器包括:上拉单元101、下拉单元102和输出单元103。所述上拉单元101分别与第一输入端STVG、第一信号端CLK1、第一电压端VGH、下拉节点TO以及上拉节点PU连接，所述下拉单元102分别与第二输入端NET5、第二电压端VGL、第一电压端VGH、上拉节点PU以及下拉节点PD连接，所述输出单元103分别与第一电压端VGH、第二信号端CLK2、输出端Gate、下拉节点
H)以及上拉节点PU连接。
[0048]本实施例中，所述上拉单元101根据所述第一输入端STVG、所述第一电压端VGH和所述第一信号端CLKi的输入信号以及所述下拉节点ro的电位控制所述上拉节点PU的电位，所述下拉单元102根据所述第二输入端NET5、所述第一电压端VGH和所述第二电压端VGL的输入信号以及所述上拉节点PU的电位控制所述下拉节点ro的电位，所述输出单元103根据所述第一电压端VGH、所述第二信号端CLK2的输入信号以及所述下拉节点PD和所述上拉节点PU的电位控制所述输出端Gate的输出信号。本实施例提供的移位寄存器为扫描控制移位寄存器，所述扫描控制移位寄存器可以与现有技术之中的发光控制移位寄存器相互结合，从而实现对有机发光二极管(Organic Light-Emitting D1de，0LED)的控制。本实施例提供的扫描控制移位寄存器与现有技术之中的发光控制移位寄存器共用一组时钟信号，即第一信号端CLKl输入的第一时钟信号以及第二信号端CLK2输入的第二时钟信号，从而将现有技术之中的时钟信号的数量减少一半。因此，本实施例提供的移位寄存器根据所述第一输入端STVG、所述第二输入端NET5、所述第一电压端VGH、所述第二电压端VGL、所述第一信号端CLKl以及所述第二信号端CLK2的输入信号控制所述输出端Gate的输出信号，减少了时钟信号的数量，从而提高了驱动效率，降低了产品成本。
[0049]图2为图1所示移位寄存器的具体结构示意图。如图2所示，所述输出单元103包括第一输出模块201和第二输出模块202。所述第一输出模块201分别与第一电压端VGH、输出端Gate以及下拉节点H)连接，所述第二输出模块202分别与第二信号端CLK2、输出端Gate以及上拉节点PU连接。所述第一输出模块201根据所述第一电压端VGH的输入信号和所述下拉节点PD的电位控制所述输出端Gate的输出信号，所述第二输出模块202根据所述第二信号端CLK2的输入信号和所述上拉节点PU的电位控制所述输出端Gate的输出信号。
[0050]参见图2，所述上拉模块101包括第一晶体管和第六晶体管。所述第一晶体管的栅极与所述上拉节点PU连接，所述第一晶体管的第一极与所述下拉节点H)连接，所述第一晶体管的第二极与所述第一电压端VGH连接。所述第六晶体管的栅极与所述第一信号端CLKl连接，所述第六晶体管的第一极与所述第一输入端STVG连接，所述第六晶体管的第二极与所述上拉节点PU连接。
[0051]参见图2，所述下拉模块102包括第二晶体管和第五晶体管。所述第二晶体管的栅极与所述下拉节点PD连接，所述第二晶体管的第一极与所述第一电压端VGH连接，所述第二晶体管的第二极与所述上拉节点PU连接。所述第五晶体管的栅极与所述第二输入端NET5连接，所述第五晶体管的第一极与所述第二电压端VGL连接，所述第五晶体管的第二极与所述下拉节点F1D连接。
[0052]参见图2，所述第一输出模块201包括第三晶体管和第一电容。所述第三晶体管的栅极与所述下拉节点ro连接，所述第三晶体管的第一极与所述第一电压端VGH连接，所述第三晶体管的第二极与所述输出端Gate连接。所述第一电容并联于所述下拉节点ro与所述第一电压端VGH之间。
[0053]参见图2，所述第二输出模块202包括第四晶体管和第二电容。所述第四晶体管的栅极与所述上拉节点PU连接，所述第四晶体管的第一极与所述输出端Gate连接，所述第四晶体管的第二极与所述第二信号端CLK2连接。所述第二电容并联于所述上拉节点PU与所述输出端Gate之间。
[0054]本实施例提供的移位寄存器包括上拉单元、下拉单元以及输出单元，所述上拉单元分别与第一输入端、第一信号端、第一电压端、下拉节点以及上拉节点连接，所述下拉单元分别与第二输入端、第二电压端、第一电压端、上拉节点以及下拉节点连接，所述输出单元分别与第一电压端、第二信号端、输出端、下拉节点以及上拉节点连接。本实施例提供的移位寄存器根据所述第一输入端、所述第二输入端、所述第一电压端、所述第二电压端、所述第一信号端以及所述第二信号端的输入信号控制所述输出端的输出信号，减少了时钟信号的数量，从而提高了驱动效率，降低了产品成本。
[0055]实施例二
[0056]图3为本发明实施例二提供的一种移位寄存器的驱动方法的流程图。如图3所示，所述移位寄存器包括实施例一提供的移位寄存器，具体内容可参照实施例一的描述，此处不再赘述。需要说明的是，本实施例以PMOS为例对移位寄存器的驱动过程进行描述，但是NMOS也属于本发明的保护范围。
[0057]本实施例中，所述第一电压端VGH为高电平，所述第二电压端VGL为低电平，所述驱动方法包括:
[0058]第一阶段Tl，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为低电平，所述第二信号端的输入信号为高电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
[0059]本实施例中，第一输入端STVG与第二信号端CLK2为高电平，第二输入端NET5与第一信号端CLKl为低电平。此时，第二输入端NET5和第一信号端CLKl控制第五晶体管M5与第六晶体管M6导通。第五晶体管M5的导通将第二电压端VGL的低电平写入到第一电容Cl，第三晶体管M3导通，将第一电压端VGH的高电平写入到输出端Gate，使得所述输出端Gate输出高电平。同时，第二晶体管M2导通，将第一电压端VGH的高电平写入到第二电容C2，保持第四晶体管M4和第一晶体管Ml断开。第六晶体管M6的导通将第一输入端STVG的高电平写入到第二电容C2，使得第四晶体管M4和第一晶体管Ml处于断开状态。
[0060]第二阶段T2，所述第一输入端的输入信号为高电平，所述第二输入端的输入信号为低电平，所述第一信号端的输入信号为高电平，所述第二信号端的输入信号为低电平，以使所述上拉单元控制所述上拉节点为高电平，所述下拉单元控制所述下拉节点为低电平，所述输出单元控制所述输出端输出高电平。
[0061 ] 本实施例中，第一输入端STVG和第一信号端CLKl处于高电平，第二输入端NET5和第二信号端CLK2处于低电平。此时，第二输入端NET5控制第五晶体管M5导通，持续将第二电压端VGL的低电平写入到第一电容Cl，保持第二晶体管M2和第三晶体管M3导通，第三晶体管M3的导通将第一电压端VGH的高电平写入到输出端Gate，使得所述输出端Gate输出高电平。第二晶体