数据传输方法及其装置和应用
【技术领域】
[0001]本发明涉及电子技术领域，特别涉及一种数据传输技术。
【背景技术】
[0002]MIPI (移动产业处理器接口)规范的接口方式包括MIPI DSI (显示串行接口)和MIPI CSI (摄像机串行接口)。图1是MIPI DSI/CSI的应用示意图，MIPI DSI是新一代高速显示传输接口，通过1组差分时钟链路，1?4组差分数据链路，将1C (集成电路)中的显示视频数据发送到MIPI显示屏上显示。MIPI CSI是新一代摄像头传输接口，通过1组差分时钟链路，1?4组差分数据链路，将传感器中的采集到图像或视频数据传输到1C中进行接收处理。数据在通过MIPI接口发送之前，需要经过MIPI控制器进行转换、打包、分发、串行化处理。如图2所示是MIPI DSI数据处理协议层次图。按逻辑抽象层次，由上至下包括应用层，协议层、通道管理层和物理层。其中，DDR为双沿时钟速率传输，SLVS为低压差分信号传输。
[0003]在CSI发送端的控制实现中，CSI应用层根据图像或视频的时序向CSI协议层提供帧有效信号(FrameValid)和行有效信号(LineValid)。这些信号将被解析为MIPI数据包的起始信号，控制协议层对应用层的数据进行打包。应用层通过8位宽度的数据接口向协议层提供像素数据。协议层完成包头添加、数据格式转换、包尾添加的打包操作后通过8位宽度的数据接口传输给通道分配层。通道管理层根据使用的通道数据将数据分发到打开的通道上。
[0004]MIPI协议中数据以一个字节作为一个传输单元，发送端协议层控制器以8位宽度进行处理是一种直观便捷的方式，然后再由通道管理层进行分发，如图3所示。其中，D-PHY提供了对DSI(串行显示接口 )和CSI (串行摄像头接口 )在物理层上的定义，描述源同步，高速，低功耗的物理层；异步FIFO为异步先入先出队列；ECC为一比特错误前向纠正器件，CRC为循环冗余校验码器件。但这种结构的发送端控制器存在缺点，由于通道管理层分发数据是需要根据通道数目进行分发的。MIPI DSI/CSI支持1?4条数据通道，当开启N条数据通道时，协议层时钟频率&必须保证是物理层与协议层接口时钟频率fbyte—&的N倍，
&为串行化后时钟速率，才能使得MIPI数据不间断的发送出去。这要求协议层运行在一个很高的频率，以1.6GHz速率4通道MIPI发送端控制器计算，那么协议层需要运行在800MHz的频率上。这使得MIPI发送端控制器电路对时序要求严格，功耗大，并不利于系统的稳定。
【发明内容】
[0005]本发明的目的在于提供一种数据传输方法及其装置和应用，可保证数据的打包和多通道的并行传输在同一时钟频率下进行，从而降低打包频率，降低对打包电路的要求和打包电路的功耗。
[0006]为解决上述技术问题，本发明的实施方式公开了一种数据传输方法，包括以下步骤:
[0007]如果当前时刻数据包的剩余长度N大于数据传输通道的数目M，则并行传输Μ个数据单元到相应的数据传输通道；
[0008]调整当前时刻传输的Μ个数据单元的传输时序，将剩余N-Μ个数据单元作为下一时刻的数据包；
[0009]其中，数据传输通道的数目Μ大于1。
[0010]本发明的实施方式还公开了一种应用于ΜΙΡΙ协议的数据传输方法，包括以下步骤:
[0011]如上文所述的数据传输方法。
[0012]本发明的实施方式还公开了一种数据传输装置，包括:
[0013]传输单元:用于在当前时刻数据包的剩余长度Ν大于数据传输通道的数目Μ时，并行传输Μ个数据单元到相应的数据传输通道；
[0014]调整单元:用于调整当前时刻传输的Μ个数据单元的传输时序，将剩余N-Μ个数据单元作为下一时刻的数据包；
[0015]其中，数据传输通道的数目Μ大于1。
[0016]本发明的实施方式还公开了一种应用于ΜΙΡΙ协议的数据传输电路，包括:
[0017]如上文所述的数据传输装置。
[0018]本发明实施方式与现有技术相比，主要区别及其效果在于:
[0019]如果一个包的总长度不是传输通道数目的整数倍，那么该包的最后一次传输仅使用了部分的通道，剩余的通道将会用于传输下一个包的数据单元，也即是非对齐传输问题。通过时序调整，可以将剩余的数据单元调整到下一时刻，使其和下一时刻被打包的数据一起输出，这样就保证了数据的打包和多通道的并行传输在同一时钟频率下进行。在实际应用中，如某些接口数据的传输中，通常为了方便起见，在某一时刻只打包一个数据包，但数据传输通道的数目通常大于1，这就要求打包的时钟频率是传输频率的多倍，打包电路的负荷较大，通过本发明，可保证数据的打包和多通道的并行传输在同一时钟频率下进行，从而降低打包频率，降低对打包电路的要求和打包电路的功耗。
[0020]将ΜΙΡΙ协议DSI/CSI接口传输数据的位数从8位提高到了大于8位，最优的为32位，可将与数据通道数相同的数据单元同时并行传输出去，并将未传输的剩余数据包通过时序控制，调整到在后续的时刻输出，实现了打包和传输使用同一时钟频率的功能，降低了现有协议采取的打包频率,进而降低了 ΜΙΡΙ协议层对打包电路的高频要求和打包电路的功耗。
[0021]进一步地，在本发明的其他实施方式中，数据传输通道的数目和数据包包含的数据位数可以是其他值。
【附图说明】
[0022]图1是现有技术中MIPI DSI/CSI的应用示意图；
[0023]图2是现有技术中MIPI DSI数据处理的协议层次图；
[0024]图3是现有技术中ΜΙΡΙ发送端控制器的数据传输示意图；
[0025]图4是本发明第一实施方式中一种数据传输方法的流程示意图；
[0026]图5是本发明第三实施方式中一种数据传输装置的结构示意图；
[0027]图6是本发明第四实施方式中一种MIPI发送端控制器的数据传输示意图；
[0028]图7A是现有技术中传输8位处理数据的示意图；
[0029]图7B是本发明第四实施方式中MIPI发送端控制器传输32位处理数据的示意图；
[0030]图8是本发明第四实施方式中MIPI发送端控制器数据处理流程与现有技术的MIPI发送端控制器数据处理流程的对比图。
【具体实施方式】
[0031]在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。
[0032]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。
[0033]本发明第一实施方式涉及一种数据传输方法。图4是该数据传输方法的流程示意图。
[0034]如图4所示，具体地，该数据传输方法包括以下步骤:
[0035]在步骤401中，将当前时刻未打包的数据进行打包。
[0036]在本发明的一优选例中，本步骤401包括以下子步骤:
[0037]获取当前时刻未打包的数据；
[0038]对未打包的数据进行包头添加、负载数据读取、包尾添加和数据合成操作。
[0039]此后进入步骤402中，判断当前时刻数据包的剩余长度N是否大于数据传输通道的数目M。如果判断结果为是，则进入步骤403 ;如果判断结果为否，则进入步骤404。
[0040]在步骤403中，并行传输Μ个数据单元到相应的数据传输通道。
[0041]在步骤404中，直接进行数据包传输。
[0042]执行步骤403后，进入步骤405，调整当前时刻传输