视频图像拼接系统及方法
【技术领域】
[0001] 本发明设及显示技术领域，特别设及一种视频图像拼接系统及方法。
【背景技术】
[0002] 视频图像拼接技术是视频应用领域研究的一个热口课题，可广泛应用与全景图生 成，双目机器人应用等多个方面。其中，图像拼接技术是指将两幅或多幅有重叠区域的图像 序列利用视频图像拼接系统拼接成一幅具有更大视野的图像。
[000引现有技术中，视频图像拼接系统主要包括图像信号源、FPGA(FieldProgramm油le GateArray,现场可编程逻辑器件）和孤R值oubleDateRateSDRAM,双倍速率动态随机 存储器）。其中，FPGA中包括图像接收器、图像放大器（scalar)和图像发送器。如图1所 示，图像信号源与图像接收器连接，图像放大器分别与图像接收器和孤R连接，孤R与图像 发送器连接。W2IQK或4K2K图像为例，若欲得到服3K拼接图像，则在对2IQK或4K2K图 像进行图像拼接时，2IQK或4K2K图像先经过放大器进行放大处理，得到服3K图像后，再采 用DDR将图像进行分割，最后将分割后的多路图像传输给图像发送器，多路图像同步输出， 实现视频图像的拼接，得到6K3K拼接图像。
[0004] 在实现本发明的过程中，发明人发现现有技术至少存在W下问题：
[0005] 由于图像放大器与图像接收器相连，孤R与图像发送器相连，也即不同规格的图像 先经过图像放大器后再经过孤R，由于对图像先放大后分割，所W需占用孤R较大的带宽， 因此带宽占用率较高。
【发明内容】
[0006] 为了解决现有技术的问题，本发明实施例提供了一种视频图像拼接系统及方法。 所述技术方案如下：
[0007] -方面，提供了一种视频图像拼接系统，所述视频图像拼接系统包括图像信号源、 FPGA(Field-Programm油leGateArray,现场可编辑逻辑器件）、孤R〇)DRSDRAM，动态随 机存储器）；所述FPGA至少包括图像接收器、图像放大器和图像发送器；
[000引所述图像信号源与所述图像接收器连接；
[0009] 所述DDR分别与所述图像接收器和所述图像放大器连接；
[0010] 所述图像放大器与所述图像发送器相连。
[0011] 可选地，所述图像接收器包括HDMI(Hi曲DefinitionMultimediaInte;rface，高 清晰度多媒体接口）接收器和LVDS(Low-VoltageDifferentialSi即aling，低电压差分信 号）接收器；
[0012] 若所述图像信号源输出第一规格图像，则所述图像信号源与所述皿MI接收器连 接；
[0013] 若所述图像信号源输出第二规格图像，则所述图像信号源通过SOC(Systemon 化ip，系统级巧片）与所述LVDS接收器连接。
[0014] 可选地，所述FPGA包括图像增强处理器；
[0015] 所述图像增强处理器分别与所述图像放大器和所述图像发送器连接，用于对图像 进行增强处理。
[0016] 可选地，所述FPGA包括选择器；
[0017] 所述选择器分别与所述图像接收器和所述孤R连接，用于在所述图像信号源输出 的不同规格图像中选择输出到所述DDR的图像。
[0018] 可选地，所述图像放大器的个数与所述孤R对图像分割的份数相等。
[0019] 可选地，所述图像增强处理器的个数与所述孤R对图像分割的份数相等。
[0020] 可选地，所述图像发送器的个数与所述DDR对图像分割的份数相等。
[0021] 可选地，所述系统包括WDMA(Write孤R Memo巧Access,写双倍速率存储器通道） 和系统总线；
[0022] 所述WDMA分别与所述选择器、所述系统总线连接；
[0023] 所述系统总线与所述孤R连接。
[0024] 可选地，所述系统包括畑M/URead孤R Memo巧Access,读双倍速率存储器通道）；
[0025] 所述RDMA分别与所述图像放大器、所述系统总线连接；
[0026] 所述系统总线与所述孤R连接。
[0027]另一方面，提供了一种视频图像拼接方法，所述视频图像拼接方法应用于上述视 频图像拼接系统，所述方法包括：
[002引在图像信号源输出图像后，图像接收器接收输出图像；
[0029] DDR对所述输出图像进行分割，得到预设份数的第一子图像；
[0030] 图像放大器对所述预设份数的子图像进行同步放大处理，得到同一规格的预设份 数的第二子图像；
[0031] 所述图像发送器将所述预设份数的第二子图像输出。
[0032] 可选地，所述图像放大器对所述预设份数的子图像进行同步放大处理之后，所述 方法还包括：
[0033] 图像增强处理器对所述预设份数的第二子图像进行图像增强处理，得到所述预设 份数的第=子图像；
[0034] 相应地，所述图像发送器将所述预设份数的第=子图像输出。
[00巧]可选地，所述图像接收器接收所述输出图像之前，所述方法还包括：
[0036] 若所述图像信号源输出第二规格图像，则系统级巧片对所述第二规格图像进行差 分处理，得到LVDS形式的第二规格图像。
[0037] 可选地，所述DDR对所述输出图像进行分割，得到预设份数的第一子图像，包括： [003引所述孤R对所述输出图像进行等大小分割，得到大小相等的预设份数的第一子图 像。
[0039] 本发明实施例提供的技术方案带来的有益效果是：
[0040] 由于孤R与图像接收器相连，图像放大器与图像发送器相连，也即不同规格的图 像先经过DDR后再经过图像放大器，由于对图像先分割后放大，所W相较于现有技术，在保 证输出同等规格图像的基础上，无需占用孤R较大的带宽，因此带宽占用率较低。
【附图说明】
[0041] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使 用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于 本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可W根据该些附图获得其他 的附图。
[0042]图1是本发明【背景技术】提供的一种视频图像拼接系统的结构示意图；
[0043] 图2是本发明实施例供的一种视频图像拼接系统的结构示意图；
[0044] 图3是本发明实施例提供的一种视频图像拼接方法的流程图。
【具体实施方式】
[0045] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方 式作进一步地详细描述。
[0046] 图2是本发明实施例提供的一种视频图像拼接系统的结构示意图。参见图2,该视 频图像拼接系统包括图像信号源2UFPGA22、孤R23 ;FPGA22至少包括图像接收器221、图像 放大器222和图像发送器223;
[0047] 其中，图像信号源21与图像接收器221连接柳R23分别与图像接收器221和图 像放大器222连接；图像放大器222与图像发送器223相连。
[0048] 在本发明实施例中，图像信号源21可输出不同规格的视频图像，比如当图像信号 源21包括HDMI1. 4A信号源时，可输出4K2K图像；当图像信号源21包括HDMI/VGA信号源 时，可输出2IQK图像，本发明实施例对此不进行具体限定。
[0049] 参见图2,图像接收器221包括HDffl接收器2211和LVDS接收器2212。若图像信 号源21输出第一规格图像（W4K2K图像为例），则图像信号源21与HDMI接收器2211连 接；若图像信号源21输出第二规格图像（W2IQK图像为例），则图像信号源21通过SOC24 与LVDS接收器2212连接。其中，SOC为系统级巧片，可对图像信号源输出的图像进行差分 处理。
[0化0] 不同于现有技术，在本发明实施例中孤R23分别与图像接收器221和图像放大器 222连接，即DDR23的输入端与图像接收器221的输出端相连，孤R23的输出端与图像放大 器222的输入端相连，从而使得图像先经过分割处理后，在经过放大处理，降低了DDR23的 带宽利用率。
[0化1] 需要说明的是，图像放大器222的个数、图像发送器223的个数均与DDR23对图像 分割的份数相等。也即，如果DDR23将输入的视频图像中的每一帖图像分为3*3九份，那么 图像放大器222的个数、图像发送器223的个数均为9个，图像放大器222用于对九份中的 每一个子图像进行放大处理，图像发送器223用于同步输出每一路子图像。
[0化2] 此外，孤R23在对视频图像进行分割时，可对每一帖图像进行等大小的分割。比如， 对于4K2K图像，W孤R23将其等分为3*3九份为例，则每一个子图像的大小均为^K!K， 图像放大器222在对每一个子图像进行放大处理时，由与子图像个数相同的图像放大器分 别对每一个^K!K子图像进行单独且同步放大处理，比如将每一个^K!K子图像均放 大为2IQK图