具有数字高压隔离势垒的调制解调器的利记博彩app

专利名称：具有数字高压隔离势垒的调制解调器的利记博彩app
技术领域：
本发明一般涉及调制解调器，尤其涉及配置有高压隔离势垒以数字形式传递信息的数据存取装置。
2.相关技术世界上制定规章的机构已经建立了将用户设备连接到电话网络的标准和规则。这些规则用于使电话网络免受损坏并且减轻对于连接到网络的其他设备的干扰。然而，这些规则常常显得难于满足设计要求。
例如，用户设备或数据通讯设备(DCE)如数据调制解调器一般要求提供某种形式的电隔离以防止电压浪涌或由用户设备产生的不稳定状态对电话网络有害的影响。电隔离还解决与电话线路和用户设备之间不同的工作电压有关的可能问题。特别地，电话线路电压可能在给定的网络上有非常大的变化，常常超过用户设备的工作电压。在美国，当前要求1,500伏的隔离。在其他国家，规定的隔离可能达到3,000-4,000伏。
已经利用许多技术来提供所需的电隔离电平(level)。例如，常常使用隔离变压器来磁性耦合双线电话线和调制解调器或其他电路的模拟前端之间的信号，同时保持电隔离的适当的电平。隔离变压器用于阻塞可能有害的DC分量，因此保护数据连接的两端。
典型的隔离变压器是调制解调器技术中如数据存取装置(DAA)的一部分。术语DAA一般指电路，它提供中心局(CO)产生的公共电话网络和主系统的数字数据总线或数据终端设备(DTE)之间的接口。DAA将调制解调器或类似的装置与电话线电隔离以控制电磁干扰/射频干扰(EMI/RFI)的辐射。除了电隔离以外，DAA常常形成许多信号(例如振铃信号)供给用户设备。DAA可以经过电话插口如用于标准电话的RJ11C接线接收来自电话线的信号。
典型地，许多电路必须从电话线获得信息，并且对于传递到主系统和从主系统传递来的每个信号常常要求隔离。这种电路可以包括传送和接收电路；振铃信号检测电路；用于话音和数据传输之间转换的电路；用于拨号电话号码的电路；线路电流检测电路；用于表示设备连接到工作的电话线的电路；以及线路断开检测电路。常规的DAA设计对于DAA的每个功能利用经过高压隔离势垒分开的线路一侧电路和分开的信号路径。
调制解调器用于转换电话网络的模拟信号到主系统可以使用的数字形式。大多数国家具有特定的调节要求，控制如调制解调器的装置必须考虑的摘机电压和环路电流、振铃检测门限值电平、以及线路接口阻抗。DAA的这种电特性常常是很难控制的，这部分是由于确定这些特性的电路位于高压隔离势垒的线路一侧。
另外，很难配置一个DAA来满足多个国家的调节要求。常规的非可编程的DAA设计仅适用于单个国家或具有类似要求的一组国家。
当DAA的隔离变压器保护调制解调器的电子元器件时，它常常引入失真并且占用相当大的空间。在当今世界不断缩小的电子器件中，隔离变压器的体积可能决定调制解调器本身的物理尺寸并且将其他不希望的限制强加在对成本敏感的调制解调器电路上。
一种减小DAA中隔离变压器尺寸的方法涉及到在利用分开的信号路径经过电容耦合的隔离变压器耦合数据信号时，耦合某些电话线信号(例如，输入振铃信号)到调制解调器电路。虽然能够使用较小和较轻的隔离变压器，但这种配置可能导致过多的失真。
通过使用模拟光电隔离器，一些调制解调器配置已经完全去除了隔离变压器。这些装置使用如发光二极管的发射体和相应的光检测器电路。然而，这种类型的隔离可能受到失真、成本和复杂性的争议。
其他的配置还在主要信号路径中使用了隔离变换器以及在振铃检测和摘机驱动电路中使用了光隔离器或者继电器。电容还用于经过隔离势垒差分耦合模拟传送和接收信道。还使用了热和电阻隔离技术，但是它们对于制造来说通常是复杂的并且太昂贵了。
经过高压隔离势垒传递模拟音频信号供给编码器/译码器(CODEC)和其他DAA电路的要求妨碍了由于前面设计限制要降低势垒的尺寸和成本的努力。另外，经过势垒的每个信号路径增加了高压隔离势垒的尺寸和费用。
发明概述简短地说，本发明的调制解调器利用了在线路一侧电路包括电话网络接口和在系统一侧电路包括主系统接口的DAA。线路一侧电路和主系统一侧电路通过高压隔离势垒分开。根据本发明，配置高压隔离势垒和其他DAA电路使得信息可以采用数字形式在系统一侧电路和线路一侧电路之间传递。
在本发明的一个实施例中，高压隔离势垒包括一单个电容用于传递双向数字数据。在本发明的另一个实施例中，在高压隔离势垒中提供一对电容，数字信号以差分方式驱动。在本发明的另一个实施例中，变压器用于经过高压隔离势垒提供时钟信号和功率，同时一对电容(或第二个变压器)用于传递双向数据。
这样，本发明的高压隔离势垒提供一种低成本和物理上压缩的方式，利用仅仅一个电容或一个变压器在两个方向上传递数字信号。
附图简介当结合下面的附图考虑下面示范实施例的详细描述时，可以更好地理解本发明。


图1是根据本发明实现的示范数据存取装置的示意图；图2是说明图1数据存取装置的系统一侧电路的示范实施例的示意图；图3A-3E是提供本发明数字隔离势垒的另一个实施例的示意图；图4A和4B是提供图1数据存取装置的线路一侧电路的示范细节的示意图；图5是本发明用于经过图1的数字隔离势垒传递串行数据流的示范收发信机电路的示意图；图6是说明经过图5的数字隔离势垒的差分通讯的电压波形示意图；图7是本发明用于经过图1的数字隔离势垒传递信息的示范串行协议的说明。
图8是描述本发明图1的系统一侧电路完成的示范串行通讯步骤的流程图。
图9是描述本发明图1的线路一侧电路完成的示范串行通讯步骤的流程图。
详细描述图1是说明本发明示范DAA的示意方框图。本发明公开实施例的DAA包括数字隔离势垒100用于通讯联络地连接可编程线路一侧电路102到系统一侧电路104。结合连接电话网络110的线路一侧电路102的可编程特性，数字隔离势垒100提供线路一侧电路102和相应的系统一侧电路104之间所需的电隔离电平。数字隔离势垒100被设计为可配置为遵守美国和国际的隔离要求。
系统一侧电路104包括系统接口120和数字隔离势垒接口118a。系统接口120协调与主系统电路116的通讯，而数字隔离势垒接口118a建立与数字隔离势垒100的通讯。数据、控制和编程信号都经过数字隔离势垒100进行通讯。来自系统一侧电路104和线路一侧电路102的双向通讯经过数字协议完成，它的例子在下面结合图7-9和附件A进行描述，该附件在这里结合作为参考并且作为一个整体表示的成为这个说明书的一部分。
可编程线路一侧电路102包括相应于系统一侧电路104的数字隔离势垒接口118a的数字隔离势垒接口118b。可编程线路一侧电路102还包括处理电路106和可编程网络接口电路114。许多功能通过可编程网络接口电路114实现，包括测量和确定电话网络110的线路条件反映的电参数。
图1的处理电路106包括编码器/译码器(CODEC)108。CODEC108用于将电话网络110线路上的模拟信号编码为数字形式，也提供译码的数字信号用于经过电话网络110模拟传输。在常规的DAA中，CODEC108布置在高压隔离势垒的系统一侧。然而，根据本发明，CODEC有益地包括在数字隔离势垒100的线路一侧以便于与线路一侧电路102通讯。另外，在线路一侧的CODEC108和其它电路/功能模块的布置减少了经过数字隔离势垒100传递的信号量并且便于网络接口电路114的编程。
可以用各种方式获得网络接口电路114的编程。例如，如果主系统电路116要求编程线路一侧电路102的特定的特性(例如，改变线路/振铃阻抗)，命令或编程信号传递到系统一侧104。命令或编程信号随后被重新配置用于经过数字隔离势垒100以数字的方式传输到线路一侧电路102。另一方面，命令或编程信号可以在系统一侧电路104产生，或通过线路一侧电路102导向到系统一侧电路104。命令或编程信号可以多路复用并且串行化用于经过数字隔离势垒100传输，因此减少了数字隔离势垒的复杂性和费用。数据信号也可以与命令或编程信号组合在一起，这进一步简化了数字隔离势垒100。
本发明公开实施例的线路一侧电路102采用“浮”地作为工作，并且能够容忍高压输入以兼容于电话网络110和典型的浪涌要求。公开实施例的系统一侧电路104采用固定的数字地工作并且使用标准CMOS逻辑电平。系统一侧电路104与主系统电路116共享公共地和电源。公开实施例的可编程线路一侧电路102经过功率接线112接收来自数字隔离势垒100或电话网络110的功率。
本发明的DAA可以利用将电话网络110接线连接到任何数字信号处理器技术的任何产品，或者完成模拟调制解调器调制的主系统电路116的任何处理器。例子包括但不限于数据调制调制器、计算机、网络浏览器、机顶盒、传真机、无绳电话和电话应答机。另外，与电话网络110和/或其它传输介质的许多不同的连接被仔细考虑，使得DAA可以被配置与利用的器件兼容。
图2是说明图1数据存取装置的系统一侧电路的示范实施例的示意图。公开实施例的数字隔离势垒接口118a包括时钟/功率驱动电路130，以及协议帧和控制电路138和收发信机132，该收发信机经过数字隔离势垒100协调数据、控制和编程信号的双向传送。
时钟和功率驱动电路130负责将数字隔离势垒100上的功率和时钟信号经过数字隔离势垒100传送到线路一侧电路102。时钟和功率驱动电路130通过系统一侧电路102可以编程以包括多个功率状态，包括摘机，通过系统一侧电路104加电的线路一侧电路102的高功率模式；摘机，通过电话网络110和/或系统一侧电路104加电的线路一侧电路102的低功率模式；挂机，线路一侧电路102等待振铃或主叫用户ID信号的低功率模式，以及挂机，线路一侧电路102不是接收功率的禁止状态。时钟和功率驱动电路提供一些不同的驱动电平，如需要用于线路一侧电路102的不同操作/功率消耗模式。如所述，某些实施例或线路一侧电路102的功率模式可能不要求来自时钟和功率驱动电路130的功率。
数字隔离势垒接口118a还包括协议帧和控制电路138，该电路用于组织收发信机132传送的数据。协议帧控制电路138还将收发信机132从线路一侧电路102接收的信号去除构造。
到系统接口电路120的输入包括摘机信号的输入、主叫用户ID号码信息、国际的控制信号、以及用于升级的保留信号。系统接口电路120的输出包括但不限于线路一侧的摘机信号、分机摘机信号、远端摘机信号、数字PBX信号、振铃指示信号以及唤醒信号。还提供通用的I/O输入。
可以考虑用于主系统电路和系统接口电路120之间通讯线路的许多其他的实现方法。例如，系统接口电路120可以被配置来直接与无控制器的主机结构连接。也可以使用用于调制解调器控制和DAA状态的各种I/O线路的高速串行数据接口或并行数据接口。同样，呼叫进行监控器134以及CID控制和存储电路136可以包括在主系统电路116或线路一侧电路102中，收发信机电路132和186可以提供串行通讯、并行通讯或它们的组合。
系统一侧电路108也包括呼叫进行监控器134以及主叫用户ID(CID)控制和存储电路136。呼叫进行监控器134被配置以分析来自CODEC108的原始信号样本并且驱动蜂鸣器或扬声器(未示出)。公开实施例的呼叫进行监控器134也是可编程的以提供不同的音频电平。
CID控制和存储电路136最好可配置以支持所有已知的世界范围的主叫用户ID方案。这包括但不限于美国、北美、日本、西欧(包括英国)以及法国。因此，CID控制和存储电路136支持环路(美国)之间和提示/振铃反向(tip/ring reveral)(英国、日本)之后产生的主叫用户ID信息。CID控制和存储电路136还提供存储器(没有单独说明)用于存储数字表示的从数字接口势垒100接收的主叫用户ID信息。主叫用户ID数据在存储到存储器之前译码，尽管原始信息的存储是可接受的。公开实施例的CID控制和存储电路136可编程由主系统电路116或DAA的其它部分来禁止。
图3A-3E描述根据本发明实现的数字隔离势垒100的另一个示范实施例。首先参照图3A，多个信号可以在线路一侧电路102和系统一侧电路104之间传递。如上所述，时钟信号可以从系统一侧电路104传递到线路一侧电路102以便于串行通讯的同步。另外，线路一侧电路102可以由经过数字隔离势垒100传递的功率信号完全地或部分地加电。另外，串行数据、控制和/或程序信号也经过数字隔离势垒100传递。如下面立刻要讨论的，用于经过数字隔离势垒传送这些信号的各种电配置是可能的。
图3B描述一个数字隔离势垒100的实施例，其中串行数据流经过使用单个电容200的信号路径传递。在这个实施例中，系统一侧电路104和线路一侧电路102的收发信机电路132和186分别被配置以经过电容200传递单端脉冲序列。
图3C描述一个数字隔离势垒100的实施例，其中单个电容配置由包括电容202a和202b的差分配置代替。在这个实施例中，包括数据、控制和/或编程信号的串行数据流以如同利用图3B接口相同的方式组织。然而，当利用图3C的数字隔离势垒时收发信机电路132和186被配置用于差分通讯。下面结合图5讨论这种配置的一个例子。
图3D说明了用于数字隔离势垒100的另一个需要考虑的实施例。在这个实施例中，变压器204加到图3C的电路中以将来自系统一侧电路104的时钟和功率信号传递到线路一侧电路102。更准确地说，变压器204的初级一侧由系统一侧电路104驱动，使得从变压器204次级一侧可以获得足够强度的时钟和功率信号。如果被提供，时钟信号经过相当小值的电容206耦合到线路一侧电路102。线路一侧电路102的功率接线经过包括稳压二极管208和电荷存储电容210的半波整流器耦合到变压器204的次级一侧。提供的电容210连接线路一侧电路102的功率和地接线两端以提供稳定的电源电压。
虽然图3D的公开实施例使用半波整流器，但也可以使用全波整流器或桥式整流器。在另一个需要考虑的实施例中，时钟和功率信号通过一对分开的电容(未示出)经过数字接口势垒100传递。
图3E说明数字隔离势垒100的另一个替代实施例。在这个实施例中，隔离变压器212代替隔离电容202a和202b。利用另一个实施例的相同的串行数据协议，数据、控制和编程信号在系统一侧电路104和线路一侧电路102之间传递。虽然没有单独说明，但是其它类型的电路(如光耦合器和热动继电器电路)可以用于实现本发明的数字隔离势垒100。
图4A图示地提供了图1数据存取装置的线路一侧电路实施例的示范细节。如上所示，线路一侧电路102通过数字隔离势垒接口118b和数字隔离势垒100与DAA的其余部分隔离，以便遵守可应用的调节要求。
图4A的线路一侧电路102包括处理电路106和可编程网络接口电路114。公开实施例的处理电路106包括CODEC108、变换电路150和检测电路152。存储器154也提供用于处理电路106。处理电路106各个部分可以由系统一侧电路104配置，或者由存储在存储器154的代码预编程。另外需要考虑存储器154可以存储与不同国家的调节要求相关的电气规范和配置。
本发明公开实施例的CODEC108是用于在电话网络110上采样的模拟信号的16位、16KHz的二阶∑δCODEC，并且提供这种信号到电话网络110。变换电路150包括模数转换器(ADC)和数模转换器(DAC)，用于支持可编程网络接口电路114的各个功能。检测电路152可以服务于各种功能，包括可编程网络接口电路114监控电话网络110状态中明显的变化，以及监控和执行来自系统一侧电路104的命令。
可编程网络接口电路114包括各种可编程功能。例如，可编程测量电路156备有可调节参数用于测量电话网络110线路上的提示/振铃电压和环路电流条件。
主叫用户ID电路158接收和译码来自电话网络110的主叫用户识别信息。因此，它包括遵守一个或多个标准(例如，V.23/Bell 202，ETSI 300)的相当简单的ADC和解调器。它也能够以低功率或D3cold状态经过数字隔离势垒100传送主叫用户识别信息，并且可编程来提供主叫用户ID信息而不用将振铃或线路极性颠倒。
由DAA提供的信号经过线路驱动电路160到电话网络110。公开实施例的线路驱动电路160可编程来驱动具有使用DAA的国家规定的电特性的信号。还提供可编程线路/振铃阻抗电路162以允许DAA或主系统电路116编程如电话网络110所见的DAA电特性以便于遵守各种调节标准，包括不同国家的环路加载。通过测量电路156测量的值可以用于这种处理。另外，公开实施例的可编程线路/振铃阻抗匹配电路162包括支持测量滤波器。
公开实施例的振铃/线路极性颠倒(LPR)检测电路164同样可编程以遵守美国和国际要求。振铃/LPR检测电路164用于提供振铃和振铃唤醒位信号。另外，振铃/LPR检测电路164可配置以提供线路电流检测信息，用于远端挂机检测电路166、分机摘机检测电路168和数字PBX功能。
可编程网络接口电路114的其它需要考虑的部分包括，例如滤波电路170、脉冲拨号电路、叉簧电路、通用的I/O线路、用于数字PBX检测的线路电流检测、用于确定中心局电池的测量电路和环路DC电阻、用于指示器的线路、PABX数字线路检测电路、以及主机控制的世界范围的DC屏蔽。许多公开的特性允许主系统电路116容易地确定电话网络110的状态。线路一侧电路102还包括能够由微处理器或由数字信号处理电路(没有单独说明)执行的软件使用的硬编码键(或键序列)来使能它自身。
图4B是图1数据存取装置的线路一侧电路的另一个实施例的示范细节示意图。这个实施例的数字隔离势垒接口118b包括用于组织收发信机186传送的数据的协议帧和控制电路192。协议帧电路192还将收发信机186从系统一侧电路104接收的信号去除构造。另外，如果线路一侧电路102接收来自系统一侧电路104的功率，则提供选择的功率调节电路182。同样地，在数字隔离势垒接口118b提供时钟电路184以接收来自系统一侧电路104的信号用于产生可编程线路一侧电路102的逻辑时钟信号。示范的功率调节电路182和示范的时钟电路184的操作的更多细节可以在先前结合的1998年6月2日申请的美国专利申请系列号09/088,629和1998年9月25申请的美国专利申请系列号09/161,209中找到。
除了CODEC108以外，还提供DAC188和ADC190。DAC188和ADC190可以作为CODEC108的一部分操作，或者可以是线路一侧电路102的其它部分使用的分开的电路。例如，公开实施例的DAC188由振铃/LPR检测电路164和电感176使用。类似地，ADC190结合测量电路156操作，该电路包括提示/振铃电压测量电路178和环路电流测量电路180。
混合电路174耦合到CODEC108用于完成双线到四线转换功能并且提供输入信号到CODEC108。线路驱动电路160还耦合到CODEC108和可编程网络接口114的其它模拟电路。线路驱动器将来自CODEC108的信号提供到电话接线190的提示300和振铃302导线。
可编程网络接口114的模拟电路包括分别耦合在电话接线190的提示接线300和振铃接线302之间的电磁干扰(EMI)抑制电容306和304。另外，金属氧化物变阻器308耦合在提示接线300和振铃接线302之间以提供雷涌和浪涌保护。应该考虑金属氧化变阻器308能够由硅对称二端开关元件或类似的电路替代。
全波整流器310也耦合在提示接线300和振铃接线302之间。如本领域技术人员公知的，全波整流器310确保DC信号的相同极性在它的“+”端出现，而不考虑提示和振铃接线300和302的DC极性。另外，电容312和电阻314串行耦合在提示接线300和振铃/LPR检测电路164之间。类似地，电容316和电阻318耦合在振铃接线302和振铃/LPR检测电路164之间。这些连接对于振铃/LPR检测电路提供差分输入。
双极结晶体管320的发射极耦合到全波桥式整流器310的“+”端，而它的集电极耦合到电容322和晶体管336。晶体管320与耦合在它的发射极和基极之间的电阻334一起用于在挂机情况下将有效阻抗电路172和混合电路174与电话接线190隔离。有效阻抗电路172经过电容326和电阻324耦合到电容322，而混合电路174经过电阻328和330以及电容332耦合到电容322。在公开的实施例中，这些电阻和电容提供信号增益/调整以允许有效阻抗电路172和混合电路174在不同的提示/振铃电平上操作。在某些考虑的应用中不需要晶体管320和电阻334。
耦合到线路驱动电路160的晶体管336和电阻338允许线路一侧电路102经过全波桥式整流器310提供信号到提示接线300和振铃接线302。更准确地说，晶体管336的基极一集电极电压的调制允许AC信号出现在提示接线300和振铃接线302上。集电极耦合到晶体管320基极的晶体管340与晶体管342一起得到电话接线190的线路电流供给电感176表示摘机状态。电感176结合DAC188、ADC190和DAA的软件控制功能操作。电感176也经过电阻344、348、350和电容346耦合到全波桥式整流器310的“+”端。电阻344和348形成的电阻分压器用于确定是否提示接线300和振铃接线302电压反映了挂机状态。
环路电流测量电路180还耦合到晶体管340的发射极以便测量出现在提示接线300和振铃接线302上的电流。提示/振铃电压测量电路178经过电阻344耦合到全波桥式整流器310的“+”端。
在公开实施例中使用DAC188和ADC190以帮助测量提示接线300和振铃接线302的电流和电压，用于提供与协议帧和控制电路192的相关信息供给系统一侧电路104。DAC188和ADC190可编程以允许修改提示接线300和振铃接线302上的电流和电压(例如，线路一侧电路102能够编程以从提示接线300和振铃接线302得到更多的电流，可以如一个特定国家要求的降低电话线路电压)。
如图4A的实施例，图4B的线路一侧电路102可以包括可编程特性的各种其它组合。另外，图4A和4B可编程线路一侧电路102的特定部分的另外示范细节可以在上面结合的参考中找到，包括1998年5月8日申请的美国专利系列号09/074,896；1998年5月8日申请的美国专利申请系列号09/075,451；以及1997年9月15日申请的美国专利申请系列号09/929,960。
图5是用于经过图1的数字隔离势垒100传递一系列数据流的示范收发信机电路132和186的示意图。公开的电路以差分方式经过数字隔离势垒100提供双向串行通讯。因此，收发信机132和186的每一个包括可切换的线路驱动器电路。
更具体地，参照收发信机132，第一个差分输出比较器400提供用于驱动信号经过数字隔离势垒100，而第二个比较器402提供用于接收来自数字隔离势垒100的信号。集成的双刀双掷开关408提供用于将比较器400的输出或比较器402的输入耦合到数字隔离势垒100。开关408的操作与收发信机电路186的集成的双刀双掷开关410的操作协调。
由系统一侧电路104传送的数据经过接线416提供到比较器400的同相输入端。电阻418和420串行耦合在系统一侧电源和地之间以提供参考电压(在公共节点)到比较器400的反相输入端。参考电压由电阻418和420的比率确定，并且设置在电源电压的一半或其它适当电压电平。
当收发信机电路132接收来自数字隔离势垒100的数据时，提供到公开实施例的比较器402输入端的信号要求DC电压参考电平用于输入的AC信号。因此，比较器402的同相输入端耦合到由电阻424和426形成的电阻分压器的公共节点。类似地，比较器402的反相输入端耦合到由电阻430和432形成的电阻分压器网络的公共节点。系统一侧数据输出接线422耦合到比较器402的一个输出端。反馈电阻428耦合在这个输出端和运算放大器402的同相输入端之间以提供用于抗扰性的滞后作用。类似地，反馈电阻434耦合在比较器402的另一个输出端和它的反相输入端之间。
限流电阻412和414耦合在数字隔离势垒100和收发信机电路186的双刀双掷开关410的各极之间。差分输出比较器404和406被配置以如比较器400和402相同的方式分别接收和传送信号。更准确地说，差分输出比较器406的输出端耦合到开关410的一对线端以便传送数据信号。比较器406的反相输入端通过串联连接的电阻452和454形成的分压器提供参考电压。比较器406的同相输入端耦合到线路一侧数据输入接线450，并且接收经过数字隔离势垒100提供的输入。
当开关410如说明的配置时比较器404被配置提供数据到线路一侧数据输出接线436。因此，比较器404的输入端连接到双刀双掷开关410的一对线端。通过电阻438和440形成的分压器在比较器404的同相输入端建立一个DC偏置电压。类似地，通过电阻444和446形成的电阻分压器将DC偏置电压提供到比较器404的反相输入端。反馈电阻442耦合在比较器404的一个输出端和它的同相输入端之间以提供滞后作用。同样地，反馈电阻448耦合在比较器404的反向输出端和它的反相输入端之间。
如下面结合图7-9讨论的，双刀双掷开关408和410的控制分别由协议帧和控制电路138和192同步。许多不同的收发信机电路装置可以用于驱动差分信号经过数字隔离势垒100，而且并不打算将本发明实施例限于任何一个特定的装置。
图6提供了描述图5的数字隔离势垒上差分电压的示范电压波形。更准确地说，所示的第一V202n用作隔离电容202a上典型的电压，而所示的第二V202b用作隔离电容202b上相应的差分波形。如说明的，电压中的一个为逻辑高电平，而对应的电压为逻辑低电平。如本领域技术人员理解的，利用隔离势垒100上差分电压可以改善信号完整性，尽管单端装置也可以考虑。
图7是根据本发明在图1的数字隔离势垒100上传递信息的示范串行帧协议的示意图。因为数字隔离势垒100包括如电容或变压器的装置，通讯经过AC波形获得。因此，在公开的实施例中，最好使用消除数据中长序列0或1的编码方案。
串行协议提供足够的带宽以适应来自CODEC108、CODEC108控制、数据和状态信号、线路一侧电路102控制输入端、线路一侧电路102状态输出端以及多个通用的输入/输出信号的数据。也可以考虑通过纠错技术来解决误差(如由于电压浪涌引起的误差)。一种检测这种误差的方法是在传送数据中包括冗余位，如对于传送的每个数据信息包提供单独的冗余数据信息包。
图3的示范串行帧700包括多个分量和位分组。特别地，提供帧同步位702以协调系统一侧电路104和线路一侧电路102之间的通讯。在本发明公开的实施例中，通过系统一侧电路104提供这些帧同步位702，不过其他的配置也是可能的。在帧同步位702之后，数据、控制和/或编程位经过数字隔离势垒100传送到线路一侧电路102。在本发明公开的实施例中，利用在数字隔离势垒100上的双向串行通讯，提供多个反相位706以便允许有足够的时间用于收发信机电路132和186转换方向。所需位的数量取决于DAA利用的特别的收发信机电路的转换时间。特别的反相同步模式可以用于启动收发信机电路的反相。
接着，数据、控制和/或编程位以串行方式从线路一侧电路102传递到系统一侧电路104。在串行帧700也提供空闲位710以提供多余的带宽(采用预定的帧尺寸)用于附加的其他性能和信息。
数据、控制和/或编程位也可以包括中断类型信息用于传递状态变化和/或同步。例如，在公开的实施例中，系统一侧电路104响应经过数字隔离势垒100接收的所有中断事件。系统一侧电路104使用中断屏蔽寄存器(未示出)以确定是否中断事件应该转送到主系统电路116。在公开的实施例中，能够中断系统一侧电路104的电路是主叫用户ID电路158和振铃/LPR检测电路164。应该检测来自这些电路的任何活动以允许系统一侧电路104唤醒(至少部分地)和使振铃和/或主叫用户ID数据有效。
一个考虑的编码协议涉及以一半的时钟速率经过数字隔离势垒100传送数据。在这个方案中，“0”编码为逻辑电平低到逻辑电平高的转换，而“1”编码为逻辑电平高到逻辑电平低的转换。例如，如果将4MHz时钟提供给线路一侧电路102，由时钟信号获得的2MHz信号可以用作串行通讯的位时钟。使用这种配置，在具有2.048MHz时钟(128＝4.096MHz/(2*16kHz))的16kHz采样率的一个周期期间可以得到采用串行形式的128位。应该考虑控制数据可以比来自CODEC108的数据较低或较高的速率流动。
在附加的附件A中提供了经过数字接口势垒100进行数字串行通讯的协议的特定实施例。这里公开的协议实质上是示范的，本领域的那些技术人员将认识到可以进行许多修改。
图8是通过图1系统一侧电路104的一个实施例，根据本发明实现的示范串行通讯步骤的流程图。在步骤800加电之后，在步骤802系统一侧电路104进入唤醒或再同步模式。接着，在步骤804，收发信机132传送同步信息包。然后系统一侧电路104等待来自线路一侧电路102指示已经获得同步的信号。如果步骤806确定没有获得同步，则在步骤808检验计数器确定是否已经达到预定超时值。如果没有，则该处理返回步骤806。如果已经超过超时值，则处理返回到步骤804，这里传送另外一个同步信息包。
如果步骤806确定已经获得同步，则处理继续到步骤810，这里串行数据、控制和/或编程信号由收发信机132传送或接收。完成串行通讯之后，在步骤812进入选择的低功率模式。接着，在步骤814，系统一侧电路104等待来自主系统电路116或线路一侧电路102的唤醒信号或服务请求。一旦接收这种信号，则处理返回到步骤802。
图9是示出通过图1线路一侧电路102，根据本发明完成的示范串行通讯步骤步骤的流程图。在步骤900加电之后，线路一侧电路102进入选择的睡眠或收听模式。接着，在步骤904，线路一侧电路102确定是否已经接收到来自系统一侧电路104的同步信息包。如果没有，则线路一侧电路确定(步骤906)是否已经由连接到电话网络110的任何电路产生中断。如果没有接收到中断，则处理返回到步骤902。如果已经接收到中断，在步骤908线路一侧电路102退出睡眠模式。然后在步骤910信号传递到系统一侧电路104以请求同步。应该注意步骤904-906的精确定序对于本发明并不认为是关键的。
如果步骤904确定已经接收同步信息包，在步骤914线路一侧电路102退出睡眠模式。在步骤910或914之后，线路一侧电路102确定是否已经获得与系统一侧电路104的同步。如果没有，在步骤916检验超时计数器以确定是否预定的时间量已经期满而没有同步。如果不是，控制转到步骤910并且再次启动同步。如果已经达到超时值，或者如果在步骤906没有发现中断，则重复步骤902并且线路一侧电路进入选择的睡眠或收听模式。
这样，已经描述的数据存取装置中高压隔离势垒和其它电路被配置使得信息可以在系统一侧电路和线路一侧电路之间以数字形式传递。本发明的高压隔离势垒提供一种便宜和物理上压缩的方法，利用仅有的一个电容或一个变压器在两个方向上传递数字信号。
从本发明的上面详细描述和有关附图的观点来看，现在对于本领域那些技术人员来说，其它的修改和改变将变得显而易见。同样显而易见的是可以实现其它修改和改变而不背离本发明的精神和范围。
附件ACopyright1998 Conexant Systems，Inc1.系统一侧电路 ·图1系统一侧装置方框图如图1所示，系统一侧装置包含下面的功能块。
·DIB接口·功率控制·主叫用户ID引擎接口·振铃译码器(产生RINGWAKE#)·IA数据信道(AC链路支持TBD)·系统一侧装置寄存器组如上所述，系统一侧装置包括两个主要接口。(经过DIB)到线路一侧装置的接口在右边示出，到主装置的接口在左边示出。这个文件描述了用在DIB上发送和接受数据、控制和状态信息的数据协议的实现，以及DIB功率控制、CID和振铃接口、IA数据路径和可用于主装置的8位寄存器组。现有的BASIC逻辑电路使用8位寄存器以连接主装置，采用5个地址线选择寄存器。使用现有的未使用芯片选择中的一个，将SSD寄存器组直接连接到这个现有的BASIC寄存器逻辑。2.DIB数据接口-系统一侧2.1要求DIB协议用于经过数字隔离势垒传递所有要求的寄存器和控制数据，至少包括每16kHz采样时间一个传送和一个接收数据字、控制/状态字节、以及选择的冗余的传送和接收数据字。应该实现重新传送错误接收的信息包的器件，因为在线路一侧装置接收机上没有任何纠错。2.2建议的实现2.2.1假设DIB协议的系统一侧实现作出下面的假设■线路一侧装置(LSD)是对于系统一侧装置(SSD)的从装置。除了睡眠状态以外，LSD不启动经过DIB的传送，除非它被请求。
注意这意味着系统一侧对线路一侧状态的任何半连续监控请求系统一侧查询LSD。
■线路一侧装置将使用DIB信息包协议(即4MHz时钟运行)仅经过DIB传递到系统一侧装置，以及线路一侧已经与系统一侧同步。
■当DIB信息包协议操作时，系统一侧装置每16kHz时间周期启动一个基于FSP的帧。
■如果SSD没有发送FSP帧，LSD进入“收听”模式。在线路一侧的GP10活动、或SSD发送的FSP帧唤醒LSD。
■系统一侧装置将写功率控制寄存器(EXMSC，寄存器000001)以在降低时钟频率之前减少线路一侧装置部分的功率消耗。
■当从LSD接收唤醒序列(FSP)而线路一侧装置睡眠时(由于GP10活动)，系统一侧立刻提高时钟频率并且开始使用DIB协议传递到LSD。
■一旦经过DIB建立同步，两侧可以计数时钟周期(4MHz输入时钟的、或由它获得的2MHz时钟的)。
■对于DIB收发信机用小于两个2MHz时钟周期从一个方向转换到另一个方向。每次改变通讯方向时分配两个信息位时间。
■使用经过DIB来自LSD的输出，系统一侧装置负责产生适用于主叫用户ID引擎的RING#和RINGWAKE#信号。这些产生的信号应该提供脉冲拨号抑制、分机摘机抑制以及无效的RING频率或幅度抑制。2.2.2带宽概述假定4MHz时钟频率和经过DIB所需的信号形式，总数有128个信息位可以在62.5微秒帧(采用在16kHz的1个采样周期)内经过势垒传送。
明显地，在一个128位的帧内，需要经过势垒传送和接收一个16位的数据样本。还需要提供一种方法从系统一侧传送控制信息到线路一侧，以及从线路一侧传送状态信息到系统一侧。2.2.3 DIB Ping-Pong协议概述 ·图2用于一个采样时间(帧)经过DIB信道的位分配这种实现的Ping-Pong协议设计为一直以相同的方式操作，以便简化系统设计。假设与其它仅按需要发送的方案相比，对于整个帧经过两个数据电容发送附加的数据仅要求增加很小的功率量。
如图2所示，SSD以16kHz帧的位0开始传送帧同步模式(FSP)，然后它传送数据信息包、控制信息包以及(选择的)另一个数据信息包。它以反相同步模式(RSP)结束它的传输，该模式向线路一侧发出颠倒方向的信号。然后，两侧“浪费”位62和位63以便转换收发信机传输方向，然后LSD传送它自己的数据信息包等。另一个帧信息包被允许用于系统实现，其中SSD省略掉Data1bis信息包并且RSP跟随着Control1信息包，这里不必增加健壮性。
在SSD到LSD的方向，第一个数据信息包Data1包括传送用于当前采样周期的数据样本。下一个控制信息包Control1用于控制信息传输。最后，第二个数据信息包Data1bis预定作为简单的纠错(健壮性)手段在这个信息包中简单地重新传送相同的数据样本(如在Data1信息包中)。
LSD在发送信息包到SSD中遵循相同的过程。直到成功地接收到RSP为止LSD才反相到DIB的接口(即变为发射机)。在使能它的DIB输出之后，LSD发送Data2信息包，该信息包包括用于当前采样周期的接收的数据。下一个信息包Control2用于到SSD的状态传输并且是空的(null)，除非SSD请求在Control1读出或由LSD产生基于GPl0的中断。为了健壮性，第三个信息包Data2bis包括复制Data2信息包中的数据。如果Data1bis信息包不由SSD传送，则LSD省略发送Data2bis信息包。
即使不要求，系统一侧装置也应该传送第二个控制信息包。如果在一个或两个方向都不要求控制信息包，将传送一个特定的空的控制信息包。这个方案需要在DIB协议中保持简单和一致的主-从关系。
如果SSD仅支持另一种数据形式(它不包括Data1bis)，LSD将检测到RSP在Data1bis之前被接收，并且它也将取消它自己的Data2bis的传输。
如果线路一侧装置接收到误差的Data1和Data1bis信息包，LSD将使用最后无差错接收的样本用于当前帧。2.2.4帧同步模式定义线路一侧装置一直使用FSP以产生与系统一侧装置同步的采样时钟。对于所有希望的HCF和HSF数据调制解调器实现，这个采样时钟将是16kHz，不过如果系统一侧以大于62.5微秒的间隔简单地启动FSP、数据和控制的传输，它也可以是更低的速率。
帧同步模式(FSP)包括8个数据位(等于4个码元)的固定模式。在每帧开始时它由SSD传送到LSD。设计FSP使得它不相应于一个“0”或“1”码元的有效序列，即使丢失同步。
FSP包括下面的数据位模式11110000，它相应于码元序列‘AABB’。2.2.5反相同步模式定义线路一侧装置使用RSP来确定何时在DIB反向传输，以及是否它将传送一个或两个数据信息包到系统一侧。
反相同步模式(RSP)包括8个数据位(等于4个码元)的固定模式。在它传输结束时(在Data1bis之后或在Control1之后)它由SSD传送到LSD。设计RSP使得它不相应于一个“0”或“1”码元的有效序列。
RSP包括下面的数据位模式00001111，它相应于码元序列“BBAA”。2.2.6信息包定义下面的部分示出系统一侧装置发送或接收的每个信息包的格式。如下面表格所示，信息包从左向右经过DIB移动，以奇偶校验位结束。
为了简单起见，所有的信息包包括18位并且以单个奇偶校验位结束。2.2.6.1系统一侧装置传送的信息包2.2.6.1.1 Data1信息包定义
·数据16位样本，首先移动最高有效位·1这个码元未分配，作为“1”传送·奇偶校验(PAR)奇偶校验位，用于误差检测。使用信息包的头17位计算奇数奇偶校验。2.2.6.1.2 Control1信息包定义
·WRITE/READ(W/R)在系统一侧发送的控制信息包中，这位表示这是一个写还是读请求。W/R设置为“1”用于写请求，否则设置为“0”。
注意对于读请求，系统一侧装置发送具有“0”控制位的信息包，用于填充控制信息包到整个18位。
·地址这个字段包含被传送的控制/状态寄存器的地址。
·高/低(H/L)控制位用于表示SSD正在寻址16位LSD寄存器的高字节还是低字节。如果正在寻址高字节则这位设置为“1”，否则设置为“0”。
注意线路一侧装置DIB接口使用地址(6位)和H/L位实现逻辑的8位寻址。高字节或低字节相互独立地传送。这样，系统一侧装置不需要在低字节之后读或写高字节，反过来也一样。
·控制这个字段包含控制/状态字节。
·1这个码元未被分配，并且作为“1”传送。
·奇偶校验(PAR)这个位是奇偶校验位，用于误差检测。使用信息包的头17位计算奇数奇偶校验。2.2.6.1.3 Data1bis信息包定义Data1bis信息包的内容与Data1信息包的内容相同。2.2.6.2系统一侧装置接收的信息包2.2.6.2.1 Data2信息包定义
·数据当线路一侧装置MCR寄存器的控制位DATAMODE是“0”时，数据字段包含接收的16位样本ADC，最高有效位首先移动。
在下面的格式中，当线路一侧装置MCR寄存器的控制位DATAMODE是“1”时，该数据包括主叫用户ID和RDO/LPR(以及～LPR)比较器的采样输出，以及稳压器箝位。对于主叫用户ID和振铃，有3位表示以48kHz采样的3个1位比较器输出。每个字段的最高有效位是“最旧的”位。主叫用户ID数据和振铃数据也是经过查询线路一侧寄存器TRSTAT可利用的。注意最好只有最近的RDO/LPR和～LPR输出可以使用，产生16kHz的有效采样率用于这些输出。
·错误(ERR)如果线路一侧装置设置这一位，这表示在系统一侧装置最初传送的接收到的Data1信息包中检测到一个错误。
在系统一侧装置具有一个计数器以跟踪线路一侧表示的传送数据信息包中有多少个错误。主机应该能够一经要求就通过写计数器寄存器来复位计数器。
·奇偶校验(PAR)这位是奇偶校验位，用于错误检测。使用信息包的头17位计算奇数奇偶校验。2.2.6.2.2 Control2信息包定义
·中断(INT)当在线路一侧装置寄存器组产生“中断”事件时线路一侧装置设置这一位。通过读线路一侧装置GPl0状态寄存器，系统一侧装置应该响应这个被激活的位。
·地址这个字段包含被传送的控制/状态寄存器的地址。在写的情况下，写入的地址被线路一侧装置返回给系统一侧装置。
·高/低(H/L)控制位用于表示SSD正在寻址16位LSD寄存器的高字节还是低字节。如果正在寻址高字节，这一位设置为“1”，否则设置为“0”。
注意线路一侧装置DIB接口使用地址(6位)和H/L位实现逻辑的8位宽寻址。高字节或低字节相互独立地传送。这样，系统一侧装置不需要在低字节之后读或写高字节，反过来也一样。
·控制这个字段包含要被写/读的控制/状态字节。
在响应写的情况下，写到线路一侧装置的控制字节返回给系统一侧装置。如果返回的字节不匹配于SSD写的原始字节，SSD自动地在LSDSTAT寄存器($00)中不设置‘OK’位，代之以对ERRCNTL2计数器加1。
·错误(ERR)如果线路一侧装置设置这一位，这表示在系统一侧装置最初传送的接收到的Control1信息包中检测到错误。
在系统一侧装置上具有一个计数器以跟踪线路一侧表示传送的数据信息包中有多少个错误。主机应该能够一经要求即复位计数器(通过写它)。因为错误接收的控制信息包被线路一侧装置丢弃，在下一个帧期间系统一侧装置重新传送这些信息包。
SSD对ERRCNTL1计数器加1，并且自动地重新传送失败的控制信息包。连续的失败将继续对ERRCNTL1计数器加1直到计数器溢出(达到十六进制值‘F’)。这个溢出将使得SSD设置DIBFAIL状态位，并且产生主机中断(使用IMASK寄存器屏蔽)。最好主机驱动软件将复位输出到LSD的时钟，复位它并且使得它进入挂机状态。
·奇偶校验(PAR)这一位是奇偶校验位，用于误差检测。使用信息包头17位计算奇数奇偶校验。
注意如果SSD发现Control2信息包中的奇偶校验错误或不合法的码元错误，则丢弃信息包中所有位，包括INT。2.2.6.2.3 Data2bis信息包定义Data2bis信息包的内容与Data2信息包的内容相同。唯一的不同是如果LSD检测到接收的Data1bis信息包中的错误则仅设置ERR位。2.3 DIB同步一系统一侧在每个帧一开始或每当同步丢失时，借助于系统一侧装置发送的特定的码元序列(FSP)获得/保持SSD(主)和LSD(从)之间的同步。当存在足够的功率时(即正在接收功率时钟)，LSD将总是响应于以FSP开始的帧。当功率存在但LSD在‘睡眠’时，GPl0活动将使得LSD发送FSP到SSD，以请求唤醒。状态图包括在下面的图3中。 2.4 DIB加电复位当系统加电时，系统一侧DIB接口缺省为再同步模式，其中发射机发送数据帧和控制信息到LSD。系统一侧等待来自LSD的正常响应以表示DIB和LSD是可操作的。然后系统一侧装置进入正常操作(协议模式)，在每帧(采样)时间发送数据帧和控制信息到LSD。每次它完成帧的传输时，系统一侧将DIB反相并且“收听”来自LSD的返回信息包。如果它在接下来的5位时间内没有接收到任何东西，则两个装置之间的同步已经丢失，SSD再次将DIB反相并且重新传送帧(重新进入再同步模式)。2.4.1冷复位通过完全停止功率时钟预定的毫秒数，允许LSD的VDD电压消耗，系统一侧装置可以在任何时间完成LSD的冷复位。然后系统一侧可以通过开启时钟并且完成上述同步重新启动线路一侧装置。这种复位手段太慢并且应该仅用作最后的方法。另一方面，系统一侧装置可以写LSD的ID寄存器(VEN1，寄存器16)以复位所有的寄存器位为缺省状态。2.5系统一侧唤醒概述如果线路一侧是‘睡眠状态’(即该装置是收听模式并且功率时钟是140kHz)并且由配置以产生中断的任何GPl0检测到活动，线路一侧将产生到系统一侧装置的报警信号。在报警SSD之后LSD将立刻转换它的接口为接收模式。
报警信号将包括采用70kHz位速率(1/2功率时钟)的4个码元‘AABB’。这相应于数据位‘11110000’。注意‘A’和‘B’已经选择作为噪声容限特别信号，因为它们产生一个140kHz功率时钟的分谐波和70kHz位时钟的传送信号并且因此不大可能由印刷板或时钟噪声产生。
一旦检测到DIB数据线上的活动，并且检验‘AABB’信号，系统一侧装置提高功率时钟频率到4MHz，并且开始传送以FSP开始的帧。2.6系统一侧错误检测如下面描述的，系统一侧能够检测和跟踪在传送和接收的数据信息包和控制信息包中多种类型的错误。在系统一侧装置中有8个错误计数器用于跟踪DIB性能。6个计数器专用于DIB的6个定义信息包的数据错误(Data1、Data2、Control1、Control2、Data1bis和Data2bis)。两个以上计数器用于计数经过DIB的同步误差。2.6.1数据错误系统一侧装置根据从线路一侧装置不正确接收的Data2、Control2或Data2bis信息包将三个错误计数器中的一个加1。如果接收的信息包是无差错的，则系统一侧装置根据从LSD接收的每个信息包的ERR位的状态，将相应于从SSD到LSD发送的Data1、Control1和Data1bis信息包的三个错误计数器加1。
如下面描述的，错误可以包括不合法的数据码元或奇偶校验错误。2.6.1.1不合法的数据码元如果系统一侧在任何时间而不是线路一侧装置在睡眠时接收‘A’或‘B’信号，则两种类型错误中的一种产生。一个码元的一半(‘0’＝‘01’或‘1’＝‘10’)已经被破坏，导致半码元错误，或者由于DIB上时钟漂移已经丢失同步。这两种情况都看作不合法的数据码元。
在时钟漂移的情况下，将通过系统一侧装置发送的下一个基于FSP的帧再同步DIB，所以不需要特别的动作。
如果线路一侧装置在接收FSP之后和RSP之前的任何时间已经接收到‘A’或‘B’信号，则一个码元的一半被破坏，或者由于DIB上时钟漂移已经丢失同步。线路一侧装置将通过如果/当RSP被接收确定哪个错误已经发生。
如果RSP被按时接收，线路一侧装置检测到一个不合法数据系统错误，经过DIB的通讯继续而不用再同步。线路一侧装置通过使用其他的数据信息包或丢弃控制信息包适当的起作用，并且在它的帧响应中设置适当的ERR位(如上所述，SSD将计数它)。如果RSP被较晚或完全没有接收到，则LSD将通过进入收听模式响应该误差直到SSD发送另一个帧为止。这样，该错误随后被检测为同步误差。2.6.1.2.奇偶校验误差如果在Data2、Control2或Data2bis信息包结束时信息包头17位的奇偶校验位与SSD计算的信息包中数据的奇偶校验不一致，则检测到奇偶校验误差。这种情况下的奇偶校验误差表示奇数的码元已经从‘0’变化到‘1’或者反过来也一样。SSD将相应于适当接收的信息包的错误计数器加1。如果任何信息包的奇偶校验位被作为‘A’或‘B’码元接收，则它被破坏并且系统一侧检测到一个不合法的数据码元错误。
如果在Data1、Control1或Data1bis信息包结束时信息包头17位的奇偶校验位与LSD计算的信息包中数据的奇偶校验不一致，则线路一侧装置检测到奇偶校验误差。如果任何信息包的奇偶校验位作为‘A’或‘B’码元接收，则它被破坏并且线路一侧检测到一个不合法的数据码元错误。线路一侧装置通过使用另一个数据信息包或丢弃控制信息包而适当的起作用，并且在它的帧响应中设置适当的ERR位(如上所述，SSD将计数它)。2.6.2.超时和同步误差在一些情况下，线路一侧对于错误的响应是停止与系统一侧装置的通讯。这表示系统一侧装置应该通过以FSP开始的帧重新唤醒线路一侧装置。在每次发生时(而不是POR)，系统一侧将表示LSD同步丢弃的错误计数器加1。
同样，在唤醒序列期间线路一侧装置可能错过系统一侧同步信号‘AABB’。这将要求SSD重新发送该帧。在这种情况下，SSD应该将第8个错误计数器加1，允许系统跟踪在初始加电、唤醒或在同步丢失期间再同步DIB要用多少时间。
在唤醒事件中，重要的是LSD和SSD在重新传输之前不等待相同数量的时钟周期(2MHz位时钟的5个周期)。这将防止在SSD FSP和LSD报警信号(FSP)在DIB上的重复碰撞，以及为了唤醒系统后来的故障。2.6.3.错误条件伪码下面的伪码部分示出DIB协议的系统一侧实现如何处理各种错误条件。
如果系统一侧检测到Data2中的错误，则系统一侧使用Data2bis中的数据样本代替；系统一侧对Data2错误计数器加1。
结束如果系统一侧检测到Data2bis中的错误则系统一侧使用旧的接收样本；系统一侧对Data2bis错误计数器加1。
结束如果系统一侧检测到Control2中的错误则系统一侧在下面帧的Control1中重新发送控制信息包；系统一侧对Control2错误计数器加1。
结束如果系统一侧接收到Data2中的ERR则系统一侧对Data1错误计数器加1。
结束如果系统一侧接收到Data2bis中的ERR则系统一侧对Data1bis错误计数器加1。
结束如果系统一侧接收到Control2中的ERR则系统一侧对Control1错误计数器加1。
系统一侧在下面帧的Control1中重新发送控制信息包。
结束如果(线路一侧丢失同步(时钟丢失，没有FSP等))线路一侧停止传输；系统一侧检测到失去联系；系统一侧重新传送帧；系统一侧对同步误差计数器加1；线路一侧检测到FSP；通讯重新开始；结束如果系统一侧在(重新)同步期间没有接收到对于FSP的应答系统一侧超时；系统一侧重新传送帧；系统一侧对同步再试错误计数器加1；线路一侧检测到FSP；通讯重新开始；结束2.7.系统一侧中断检测/处理许多线路一侧电路能够根据中断(或系统唤醒)请求SSD事件处理。因为只有GPl0能够产生中断(使用AC’97说明书作为模式)，所有这样的电路将连接到LSD GPl。通过缺省，能够中断SSD的电路是主叫用户ID检测器和振铃检测器比较器。应该检验来自这些电路的任何活动(边沿)以允许系统唤醒(至少部分地)并且使振铃和/或主叫ID数据有效。
系统一侧装置响应经过DIB接收的所有中断事件。系统一侧装置使用中断屏蔽寄存器来确定是否中断事件应该转送到主机。2.7.1.检测方法2.7.1.1.当DIB协议有效时(协议模式)当DIB协议使用时，线路一侧装置通过Control2信息包中的INT位提供一个中断主机的器件。为了使能这些特性，GPl0应该加电(在LSD EXMSC寄存器中)，GPl0方向编程为‘输入’(缺省)，GPl0保留(sticky)寄存器应该设置GPl是对边沿敏感的，GPl0唤醒屏蔽应该使能GPl以产生中断，LSD MCR寄存器中的DATAMODE控制位应该设置为‘1’。
然后，当根据产生GPl的任何这些中断检测到边沿时，对于产生边沿的输入，GPl0状态寄存器将包含‘1’，LSD将返回‘1’用于Control2寄存器中的INT位。LSD将继续返回INT＝1直到主机/SSD写GPl0S寄存器，复位相应于中断的保留位。
一旦接收到Control2寄存器，SSD将检测INT＝1，以及如果INTE控制位设置为‘1’将设置LSDSTAT寄存器中的相应INT位并且激活硬件中断线。对于大多数方案，希望这个硬件中断线将发送指令到主机。2.7.1.2当DIB协议无效时(低功率模式)另一方面，当系统是睡眠状态时(采用140kHz时钟工作)，线路一侧装置可以经过DIB通过发送FSP(‘AABB’)信号序列来中断SSD。
SSD将检测来自LSD的信号，提高DIB接口上的时钟为4MHz，以及发送以FSP开始的整个帧到LSD。这个帧应该包括LSD GPl0S寄存器的控制信道读出。
在两个装置之间同步之后，中断检测手段如2.7.1.1.部分描述的进行。2.7.2处理请求中断对于整个系统功能需要三种中断。它们是振铃检测器、线路极性反相检测器和主叫用户检测器中断(对于LSD，分别是GPl1，GPl2和GPl0)。2.7.2.1振铃检测因为系统一侧装置将对于主叫用户ID引擎产生RINGWAKE#信号，对于振铃检测器输出需要(1)引起到SSD的中断。
(2)如果还没有在协议模式则唤醒DIB。
(3)处理来自LSD的采样的RDO/LPR位流。
(4)提供RINGWAKE信号到主叫用户ID引擎。
这样，当系统在Vaux功率下，经过DIB仅采用140kHz时，则输入振铃经过DIB产生中断(LSD将发送FSP到SSD)。然后SSD提高DIB时钟到4MHz，并且与LSD同步。主机没有运行，可以用几秒钟来唤醒。SSD可以自动地检测中断源是GPl1(RDO/LPR)或GPl2(～LPR)，在LSD寄存器MCR中设置DATAMODE位，以及开始发送RDO/LPR样本到振铃译码器。然后振铃译码器确定是否输入振铃/LPR活动是有效的。如果是，RINGWAKE#将要求到主叫用户ID引擎。如果不是，DIB将在复位中断之后返回低功率模式(140kHz时钟)。
当系统在协议模式时，完全唤醒(主机、SSD和LSD都正常运行)以及挂机，DATAMODE位应该是‘1’，以及RDO/LPR位应该直接传递到(在反相之后)主机/DSP作为RING#。当接收振铃时，这将提供半波整流振铃检测器输出用于主机使用/处理。在这种情况下，不使用主叫用户ID引擎。2.7.2.2 CID检测/译码(D3Cold)主叫用户ID检测/译码电路可以工作在D3Cold情况下，其中主机不起作用，SSD和LSD是空闲的，DIB采用降低的时钟(140kHz)工作。当从LSD上主叫用户检测器输出接收到活动时，这可能(1)引起到SSD的中断。
(2)如果不在协议模式则唤醒DIB。
(3)引起CID_DATA输出位(48kHz采样率，每个样本1位)发送到主叫用户ID引擎输入端(唤醒主叫用户ID引擎)。
当系统在Vaux功率下，经过DIB采用140kHz时，输入主叫用户ID数据经过DIB产生中断(LSD将发送FSP到SSD)。然后SSD提高DIB时钟到4MHz，并且与LSD同步。主机没有运行，可以用几秒钟来唤醒。因此，SSD可以自动地检测中断源是主叫用户ID(应该表现为GPl1或GPl2-如同振铃)，设置LSD寄存器MCR中DATAMODE位，以及开始发送CID_DATA样本到主叫用户ID引擎。
然后主叫用户ID引擎确定是否输入主叫用户ID数据是有效的。如果是，主叫用户ID引擎将要求PME事件，唤醒主系统，存储主叫用户ID数据多达256个字节。这个功能已经出现在BASIC 2.15装置中并且即使有改变也很少。如果主叫用户ID引擎确定数据是无效的，在复位中断之后，DIB将返回低功率模式(140kHz时钟)并且主叫用户ID引擎将复位到空闲状态。
当系统在协议模式时，完全唤醒以及挂机，不使用LSD的主叫用户ID检测器。取而代之的是，经过1A从线路接收的16位样本将直接发送到DSP/主机用于处理。这要求LSD MCR寄存器中的DATAMODE位设置为‘0’。2.7.3处理其它中断该系统实现能够处理如还未规定的其它中断。这将允许增加新的特性而不改变SSD或LSD设计。如果需要，这些新的特性产生中断。如果必需，通过设置中断屏蔽寄存器(IMASKx)和LSDSTAT寄存器的中断使能位(INTE)，这些中断能够产生主机中断。2.7.3.1.无意的摘机如果摘机检测器加到LSD，这个检测器的输出可以发送到GPl，并且用作到系统一侧装置的中断。
如果没有检测器加到LSD，系统一侧装置周期性地提高时钟到4MHz以检测是否线路一侧装置正在得到电流(或是否分机被摘机)。然后SSD将配置监控器ADC以测量提示/振铃的电压，并且如果这个电压低于预定门限值，产生到主机/BASIC的中断。如果不是，DIB时钟将降低到140kHz并且SSD和LSD将返回到睡眠状态。
因此，虽然可以实现该功能，但是这个性能将不使用预分配的GPl或产生经过DIB从LSD到SSD的中断。2.7.3.2.有效的功率控制在当前线路一侧装置中存在用于有效的功率控制的器件。提供自动的电压箝位，它防止线路一侧装置的VDD电压超过5.4VDC。当电压超过这个界限时，位VCR设置到‘1’，电流从VDD电源经过箝位电路被分流以减少VDD。这个输出端连接到线路一侧装置的GPl3并且可以配置以导致到SSD的中断。
如果接收这个中断，同时DIB时钟频率是140kHz，则如果LSDGPl0寄存器被编程以产生来自GPl3的中断，LSD将经过DIB产生中断(LSD将发送FSP到SSD)。然后SSD将提高DIB时钟到4MHz，并且与LSD同步。
这时主机软件将重新编程SSD驱动器以提供较少的驱动电流，因此降低LSD上VDD电压。这将要求主机软件(1)使用LSD上6位监控器ADC读出VDD电压；(2)改变(降低)DIB上电源/时钟的驱动电流；以及(3)再次读出VDD电压，重复直到VDD电压降低到所需的工作范围。
如果这种有效的功率控制不是必需的，LSD上GPl3不需要编程来产生中断，其中LSD电压箝位电路将自动地限制LSD VDD到大约5.4 VDC。在这种情况下，当电压箝位正在分流/箝位VDD时LSD装置将消耗多余的电流。这对于低功率调制解调器实现可能是不实际的(例如，在便携式计算机中)。3.DIB功率接口-系统一侧3.1.要求系统一侧装置用作主数据时钟和线路一侧装置的功率的源。主数据时钟包括一个或两个驱动频率。因为LSD功率也将由这个时钟获得，主时钟也能够如线路一侧装置不同工作/功率消耗模式需要的提供若干不同的驱动电流电平。
另外，SSD能够监控线路一侧装置功率状态以防止线路一侧装置电压输入的欠压或激励过度。3.2.建议的实现系统一侧装置包括一个8位时钟/功率控制寄存器CLKPWR。这个寄存器包括
系统一侧装置以两种方式监控线路一侧装置电压。首先，LSD VDD电压箝位电路(VCR)的输出端连接到GPl3。当LSD电压超过5.4VDC并且该箝位有效地控制线路一侧电压时这个输出将是‘1’。当这个GPl是‘1’或当遇到上升沿时将配置LSD以产生中断。这将允许SSD检测何时到LSD的功率输出大于所需的。
其次，系统一侧装置可以用于测量线路一侧电源电压。线路一侧装置包含能够连接到电压馈送条(rail)(使用电阻分压器以将VDD按比例缩小到ADC的0V-3.5V范围)的监控器ADC(6位)。主机能够使用这个监控器ADC以周期性地检查线路一侧装置VDD并且因此调节用于驱动LSD的输出电流或时钟频率。
通过设置LSD MCR寄存器中的DATAMODE位为‘1’并且在每个采样时间检查16位RX数据字的第12位，电压箝位的输出也可用于SSD。或者，当DATAMODE是‘0’时，SSD可以读LSD TRSTAT寄存器(上半部分)并且检查读出的该字节的第4位。4.CID引擎接口4.1.要求在D3Cold模式下，在主机不可利用时在BASIC 2.xx装置中的主叫用户ID引擎用于接收和存储来自电话线路接口的多达256个字节的主叫用户ID数据。系统一侧装置可以转换来自线路一侧装置(经过DIB数据线路)的主叫用户ID数据为兼容于已经在BASIC 2.xx装置中实现的主叫用户ID引擎的形式。
当系统不是D3Cold模式时，HSF主机软件或HCF数据泵(pump)装置将接收来自1A(经过Data2/Data2bis信息包)的16位数据字并且译码FSK数据。在这种情况下不使用主机用户ID引擎。4.2.建议的实现线路一侧装置以48kHz速率采样输入的模拟主叫用户ID信号(当MONADC寄存器中的控制位～RD/CID是‘1’时)。产生的1位样本将放入LSD TRSTAT寄存器，并且如果在LSD MCR寄存器中的DATAMODE位是‘1’时，TRSTAT寄存器将在Data2和Data2bis信息包中传送到SSD。
为了使来自SSD主叫用户ID引擎接口的48kHz的1位串行路径能够输出到BASIC装置(CID引擎输入)，CIDEN位可以在CIDENGCTL寄存器中设置为‘1’。来自DIB的接收的CID_DATA位(一次3个)复制到CIDENGCTL寄存器的CID_DATAx[20]字段。定义两个这样的字段。这样，由SSD逻辑电路的最新组的3位写入和输出位到BASIC装置的移位寄存器的任何位的读出之间没有冲突。
用于CID_DATAx字段的缺省值以及在CIDENGCTL寄存器中的CIDEN和PING/PONG位是‘0’。在CIDEN设置为‘1’之后，Data2(或Data2bis，如果Data2包含错误)的位8-10复制到CIDENGCTL寄存器。当PING/PONG位是‘0’时，3位复制到寄存器的CID_DATA1字段，PING/PONG位设置为‘1’。当PING/PONG位是‘1’时，3位复制到寄存器的CID_DATA2字段，PING/PONG位复位为‘0’。
当CIDEN位是‘1’并且PING/PONG位已经改变状态时，SSD使用48kHz时钟开始将最近接收的位(首先是最旧的位)移出到BASIC装置的CID引擎。在3位开始移动之后的第4个(以及后来的)时钟，如果PING/PONG位没有改变状态，则到CID引擎的输出保持不变。
在研制期间这个输出连接到BASIC装置的CID_INBIT接线上。在生产时，CID引擎的采样级被旁路。CID引擎和CID引擎接口使用相同的48kHz采样时钟并且被自动地同步，因此，不要求重新采样数据(和有关误差)。
当CIDEN位复位为‘0’时，CID_DATAx和PING/PONG位重新初始化为‘0’。
注意如果CIDEN位是‘1’，当LSD DATAMODE位是‘0’时，Data2信息包将包含来自1A的16位接收的数据字，因此CID_DATAx字段中的位是无效的。
一旦接收到CID_DATAx数据，主叫用户ID引擎确定是否输入主叫用户ID数据是有效的。如果是，主叫用户ID引擎将要求一个PME事件，唤醒主系统，并且存储主叫用户ID数据多达256个字节。这个功能已经出现在BASIC 2.15装置中并且即使有变化也要求很小。如果主叫用户ID引擎确定数据不是有效的，在复位中断之后，DIB将返回到低功率模式(140kHz时钟)并且主叫用户ID引擎将复位到空闲状态。5.RING#/RINGWAKE#产生在“典型的”振铃检测电路和RDO/LPR(振铃检测输出/线路极性反相)电路之间差别的描述是按照顺序的，以解释如系统工程已经研制的RING#和RINGWAKE#信号的要求。
在“典型的”振铃检测电路中，振铃检测器包括双向光隔离器，以及齐纳二极管来设置振铃检测门限值。这些部件经过串行电容交流耦合到该线路。如果振铃信号超过齐纳调节电压，则信号到达光隔离器输入级。双向光隔离器提供信号的全波整流，产生具有二倍振铃频率的基频分量的方波。在振铃之间，光隔离器输出是无效的。这个电路上的变化也是存在的，该电路使用单向光隔离器来产生半波整流振铃电压。
线路一侧装置从不同的振铃信号获得这些信号。使用交流耦合到线路的两组比较器。两个比较器之间的不同只是参考电压极性。比较器使用可编程(经过一个6位DAC)参考电压，它设置振铃检测门限值。这样，系统能够经过简单的主机可编程命令采用国家特定的振铃电压门限值要求。5.1.要求AC幅度大于编程门限值的振铃电压将根据具有振铃信号基频(标称20Hz)的每个比较器输出产生互补的半波整流方波。线路极性反相(从极性A到极性B在提示/振铃电压上单步变化，或者反过来也一样)将在一个比较器输出上或在另一个上产生单个脉冲。脉冲拨号将从比较器产生标称10Hz的输出。
比较器输出由LSD以16kHz速率采样，并且放在LSD TRSTAT寄存器中。当LSD MCR寄存器中DATAMODE控制位是“1”时，TRSTAT寄存器复制到Data2和Data2bis字中，代替来自1A的接收的16位字。这样，当DATAMODE位是‘1’时，SSD仅能够进行有用的振铃检测。当主系统是睡眠状态时，这应该是要求的模式。5.2.建议的实现线路一侧装置以16kHz速率采样来自两个比较器(当MONADC寄存器中控制位～RD/CID是‘0’时)的输入模拟振铃信号。生成的1位样本放入LSD TRSTAT寄存器中，并且如果LSD MCR寄存器中的DATAMODE位是‘1’时，TRSTAT寄存器将在Data2和Data2bis信息包中传送到SSD。
SSD开始使用16kHz时钟(用于FSP产生的相同时钟)，将从最近接收的来自TRSTAT(在Data2/Data2bis中)的RDO/LPR字段的位分别移出到BASIC和/或数据泵装置分别用于HSF或HCF设计。在Data2和Data2bis信息包都被错误接收的情况下，振铃输出保持恒定直到从DIB接收下一个样本(帧)为止。注意输出应该反相，因为BASIC装置要求RING#信号(负的有效)并且LSD从比较器产生正的有效输出。
对于D3Cold振铃检测(以及随后的D3Cold主叫用户ID检测)，来自SSD的RING#信号将由BASIC装置使用以产生RINGWAKE#信号用于主叫用户ID引擎。
除了RING#输出以外，在BASIC装置中的RINGWAKE#产生逻辑电路应该能够识别线路极性反相用于日本和英国主叫用户ID接收。线路一侧装置设计要求RDO/LPR和～LPR被监控以可靠地检测LPR。这样，对于BASIC装置，在每个采样时间(当发送RDO/LPR逻辑时)～LPR输出也应该移出。在没有活动时在任一个(而不是两者都有)比较器输出上的假信号(glitch)将表示电压上大阶梯变化并且能够识别为LPR。这种类型的输入应该导致RINGWAKE#为有效低用于唤醒主叫用户ID引擎所需的时间。
注意如果DATAMODE位是‘0’，Data2信息包将包含来自1A的16位接收的数据字，因此RDO/LPR中的位和～LPR字段将是无效的。
一旦接收RING#数据，以及在BASIC装置中随后到RINGWAKE#的转换，主叫用户ID引擎确定是否输入事件应该经过PME事件唤醒PC。如果不是，在复位中断之后，DIB将返回低功率模式(140kHz时钟)并且主叫用户ID引擎将复位到空闲状态。5.3.开发系统的考虑较早装置中的CID引擎不直接接收这个振铃信号。代之以，从RING#获得的第二信号RINGWAKE#可以经过外部比较器电路提供。
在未来的开发中，最好CID_Engine将能够直接接收RING#作为输入。
为了最大的兼容性，这个特性应该保留，使得未来的设计可以使用来自SSD的RING#或RINGWAKE#输出作为到其他逻辑电路(如CID引擎)的输入。6.呼叫进行监控器系统一侧装置逻辑电路可以提供呼叫进行监控功能。由于需用于运行扬声器驱动器的功率，这个功能一般不简单地出现在线路一侧装置或DIB的LSD一侧上。6.1.要求SSD呼叫进行监控器为终端用户提供可听的监控输出。这个输出发送给扬声器，允许用户监控呼叫进行功能如拨号音、拨号、来自电话公司的占用或出错音调。同样，根据用户对系统发出的呼叫进行AT命令(ATMx)，这个电路将允许监控标准调制解调器呼叫进行，包括信号交换、协商、以及调制解调器处理的通讯部分。
呼叫进行监控发送到单个数字输出管脚。这个管脚将直接或经过一系统RC网络连接到小扬声器或发声装置(Sounducer)以如系统所需的滤波输出。6.2.建议的实现这个特性可以使用来自线路一侧装置的RXA信号或来自系统一侧装置的TXA信号(或两者都有)作为源。如果LSD MCR寄存器中的DATAMODE位是‘0’，在每帧期间这些信号在Data2、Data2bis、Data1和Data1bis信息包中出现在系统一侧装置中。
使用RXA作为信号源意味着呼叫进行监控器的输出将包括接收的模拟信号加上从线路接口反映的一部分传送信号。用于监控的传送信号的幅度完全取决于LSD DAA电路和实际的电话线路接口之间的不匹配程度。使用TXA作为信号源意味着呼叫进行监控器的输出将仅包括传送的模拟信号。
根据CPMSRC控制位，呼叫进行监控器的输出包括在Data2/Data2bis或Data1/Data1bis信息包中接收的16位数据字的符号位。对于RXA CPM，如果LSD中16位∑δADC的输出不包含DC分量，并且接收信号的幅度是足够的，CPM将包括主要包含接收信号的基本分量的波形。注意在过去产品中的ADC输出一般包含DC分量。因为TXA信号从主机数字地提供到SSD，最好它不具有DC分量。
如果在最后的系统一侧装置集成之前试验出比上述更好的解决方案，则它应该被实现。7.系统一侧装置寄存器组(建议的)7.1要求存在两种类型的寄存器直接影响系统一侧逻辑电路的系统一侧装置寄存器，以及经过DIB由系统一侧装置存取并且转送到主机的线路一侧装置寄存器。前者可以在一个正常读/写周期中读出或写入。后者由于DIB结构和等待时间简单地要求若干个读/写周期。在DIB上数据传输的误差可能增加这个等待时间几倍于帧时钟(1/16kHz时间周期)。在理想的DIB实现中(它从不遭受DIB信道误差)，用于这些间接存取的LSD寄存器的最大延迟是2×62.5或125微秒。
当主机写线路一侧装置寄存器时，系统一侧应该启动经过DIB的写入。如果主机仅仅能够16位写入，则系统一侧可以高速缓存写入的1/2，并且经过DIB作为两个8位写入实现主机写入。如果主机能够8位写入(推荐)，则系统一侧装置能够实现直接写入作为经过DIB的一个8位写入。然后主机可以开始查询SSD以确定是否完成无误差的写入。一个寄存器(LSDSTAT)将用于反馈给主机关于这种写入的状态。
当主机从线路一侧装置寄存器读出时，系统一侧启动经过DIB的读出。如果主机仅能够16位读出，则系统一侧可以高速缓存读出的1/2，并且实现主机读出作为经过DIB的两个8位读出。如果主机能够8位读出(推荐)，则系统一侧装置能够实现直接读出作为经过DIB的一个8位读出。然后主机可以开始查询SSD以确定是否读出已经无误差地完成。如果是这样，则主机能够第二次读LSD阴影(shadow)寄存器以获得最近读出的数据。通过简单地启动读出、等待直到数据准备好为止(通过查询LSDSTAT寄存器)，然后读新的数据(它启动另一个读出)等，这能够允许逐帧查询相同的LSD寄存器。7.2.建议的实现下面建议的实现提供如这个写入所需的已知控制和状态功能。
注意(1)错误计数器寄存器(06h到0Dh)由SSD自动地加1，并且功能性地只读。对于错误计数器寄存器的任何写入将复位特定的错误计数器寄存器为00h。
(2)SSD主叫用户ID引擎控制寄存器是只读的，除了第7位(CIDEN)以外，该位是能够读/写的。对于第7位的写入将第6位到第0位复位为‘0’。
以黑灰色示出的所有位在第一装置中是不要求的并且不必实现。这些位在用于未来扩展的规范中是保留位。7.2.1系统一侧装置寄存器位定义
7.2.2.主叫用户ID Ping/Pong缓冲缓存器因为一次从线路一侧装置传送3位，在将来自最后3位读数的所有的三位到主叫用户ID引擎的时间记录之前完成一次新的读出的情况下，缓冲存储3位读数是有用的。如下面所示，可能在CIDENGCTL寄存器本身内部实现简单的ping/pong缓冲存储根据缺省条件，PING/PONG位将是‘0’。设置CIDEN位为‘1’(或将任何写到CIDENGCTL寄存器)将复位PING/PONG位(以及两个3位CID_DATAx字段)为‘0’。
当CIDEN是‘1’时，Data2/Data2bis信息包位[108]将复制到CIDENGCTL寄存器并且以48kHz时钟速率移出到CID引擎ASIC逻辑电路的CID_INBIT输入端。位10是最旧的1位CID比较器输出样本。
当接收新的Data2/Data2bis信息包时，如果PING/PONG是‘0’，则(1)数据信息包的位[108]将被复制到CIDENGCTL的位[20](称为CID_DATA1[20])，以及(2)PING/PONG将自动被设置为‘1’。
(3)[SSD或主机现在能够使用CID_DATA1位]。
同样地，当接收新的Data2/Data2bis信息包时，如果PING/PONG是‘1’，则(1)数据信息包的位[108]将复制到CIDENGCTL的位[64](称为CID_DATA2[20])，以及(2)PING/PONG将自动地复位到‘0’。
(3)[SSD或主机现在能够使用CID_DATA1位]。
当CIDEN是‘0’时，不能提供从SSD逻辑电路到CID引擎CID_INBIT的输出。CIDENGCTL的位6到位0对于CID使用是无效的。7.3.线路一侧装置寄存器线路一侧装置包括下面示出的寄存器。注意这些寄存器是经过DIB间接地通过LSDSTAT、LSDDATA和LSDCNTRL寄存器存取的，只有一种例外情况。当LSD MCR寄存器的DATAMODE位是‘1’时，在每个帧期间Data2和Data2bis信息包包含TRSTAT寄存器内容以代替∑δADC RX字。
*寄存器要求3次连续的写入或读出而不用中间来自其他寄存器写入或读出来实现变化。这防止了这些寄存器被偶然地改变，它将减少装置的功率消耗或复位寄存器。
注意(1)CID_DATA[2]是三个1位主叫用户ID样本中最旧的。
(2)为了中断产生(唤醒)，LCL状态位映射到GPl00，它表示何时LSD遭受不希望的线路电流损失。振铃比较器输出(RDL/LPR)映射到GPl01，～LPR比较器输出映射到GPl02，以及VCR输出映射到GPl03。在任何这些位上的转换应该引起线路一侧装置(当睡眠状态时)发送报警信号到系统一侧装置，引起系统一侧装置唤醒线路一侧装置并且处理该事件(主机用户ID或振铃)。
(3)没有阴影示出的位，由‘X’表示，实际上不需要在产品装置中实现。当写入时它们没有影响，当读出时应该返回‘0’。第一个产品装置可以省略用黑灰色示出的位。如在PRS中讨论的，DIB协议应该健壮地足以支持16个GPl0位。然而，该装置仅要求4个GPl0。类似地，用于VCR、RDO/LPR以及～LPR的第2和第3位用于未来使用并且不需要在第一装置中实现。
(4)寄存器0保留作为空寄存器用于所有的控制信息包，这里不参考有效的寄存器。
(5)寄存器1到8在20424规范中规定，并且包括AMC97编译码器内所有的调制解调器特定寄存器。寄存器9是一个简单的GPl0数据寄存器，它包含当前的GPl0值并且可以被读出/写入。寄存器A是AMC97寄存器MISM和MCR1以及特别控制位的组合。
(6)寄存器B到D包括所有特定的控制和状态寄存器。这些寄存器将通过SSD映射到AMC97应用中的保留寄存器62h-66h。
(7)寄存器F保留用于测试控制。
(8)寄存器10包含6位修订码以识别LSD、以及将在以后定义的2个连接选择状态位。注意应该实现连接选择，使得连接线路的情况能够选择，防止在打包之后通过去除线路的非授权或偷偷地使能特性。对于这个寄存器的写入复位所有的寄存器位为缺省值。
(9)ADSEL选择根据2个ADSEL位将被译码为4个选择中的1个。8.线路一侧电路这个实现的线路一侧装置包含下面的功能块列表，·二阶∑δ编译码器(调制解调器ADC/DAC信道)·电感·世界范围的阻抗·振铃检测器·主机用户ID检测器·挂上开关/脉冲拨号盘·分机摘机检测器·GPl0·6位DAC·7位ADC下面的部分将描述主要来自DIB接口的线路一侧装置的实施例。因此，这些部分将描述在DIB上使用的数据协议以发送和接收数据、控制和状态信息以及列表要求的控制寄存器，描述每个控制功能，列表状态寄存器，描述每个状态功能，以及列表和描述编译码器寄存器。9.DIB协议-线路一侧9.1.要求DIB协议经过数字隔离势垒传递所有请求的寄存器数据，至少包括每16kHz采样时间一个传送和一个接收数据字、以及选择的控制/状态字。可以实现重新传送错误接收的信息包的手段，因为在接收机没有纠错。
这个DIB协议讨论集中在描述线路一侧装置性能上。为了补充系统一侧性能的讨论，可以参看系统一侧装置数字功能规范。9.2.建议的实现9.2.1.假设DIB协议的线路一侧实现作出的下面假设■线路一侧装置(LSD)是系统一侧装置(SSD)的从装置。除了在睡眠状态的时候，LSD不启动经过DIB的传送除非它被请求。
注意这意味着由系统一侧对线路一侧状态的任何半连续监控要求系统一侧查询LSD。
■当两侧都唤醒时(即4MHz时钟正在运行)线路一侧装置将使用DIB信息包协议仅经过DIB传递到系统一侧装置，并且线路一侧已经与系统一侧同步。
■当没有从SSD接收到FSP帧时线路一侧装置将进入‘收听’模式并且等待GPl0活动或SSD再同步。
■系统一侧装置应该写功率控制寄存器(EXMSC，寄存器000001)以在降低时钟频率之前减少线路一侧装置部分的功率消耗。在睡眠模式时，GPl0状态可以保持并且主叫用户ID和振铃检测器可以起作用。
■当睡眠时，如果由振铃检测器、主叫用户ID检测器或GPl检测到任何活动，线路一侧装置将经过DIB产生到系统一侧装置的唤醒信号。
注意明显的不合法状态(如进行摘机而没有被命令这样做或当睡眠状态时)会引起线路一侧装置产生经过DIB到系统一侧装置的唤醒信号。
■一旦经过DIB建立起同步，两侧能够计数时钟周期(由它获得4MHz输入时钟，或2MHz时钟)。
■采用小于2MHz时钟周期用于经过DIB的收发信机从一个方向转到另一个方向。每次改变通讯方向时分配两个信息位时间。
■线路一侧装置不负责RING信号的分析，包括脉冲拨号抑制、分机挂机抑制、RING_WAKE产生或RING检验。系统一侧装置负责这些功能。9.2.2.带宽概述见2.2.2.部分9.2.3.DIB Ping-Pong协议概述见2.2.3.部分9.2.4.帧同步模式定义见2.2.4.部分9.2.5.反相同步模式定义见2.2.5.部分信息包定义下面的部分示出由线路一侧装置接收或发送的每个信息包的格式。如下面表格所示，信息包经过DIB从左向右移动，以奇偶校验位结束。
为了简单起见，所有的信息包包括18位并且以单个奇偶校验位结束。9.2.5.1.由线路一侧装置接收的信息包9.2.5.1.1.Data1信息包定义
·数据16位样本，首先移动最高有效位。
·奇偶校验(PAR)奇偶校验位，用于误差检测。使用信息包的头18位计算奇数奇偶校验。9.2.5.1.2 Control1信息包定义
·WRITE/READ(W/R)在系统一侧发送的控制信息包中，这位表示这是一个写还是读请求。W/R设置为“1”用于写请求，否则设置为“0”。
注意对于读请求，系统一侧装置发送具有“空”控制位的信息包，用于填充控制信息包到整个18位。
·地址这个字段包含被传送的控制/状态寄存器的地址。
·高/低(H/L)控制位用于表示SSD正在寻址16位LSD寄存器的高字节还是低字节。如果正在寻址高字节则这位设置为“1”，否则设置为“0”。
注意线路一侧装置DIB接口使用地址(6位)和H/L位实现逻辑的8位寻址。高字节或低字节相互独立地传送(即对于主机不需要在高字节之后具有低字节，反过来也一样)。
·控制这个字段包含控制/状态字节。
·奇偶校验(PAR)这个位是奇偶校验位，用于误差检测。使用信息包的头17位计算奇数奇偶校验。9.2.5.1.3 Data1bis信息包定义Data1bis信息包的内容与Data1信息包的内容相同。9.2.5.2线路一侧装置传送的信息包9.2.5.2.1 Data2信息包定义
·误差(ERR)如果在从系统一侧装置接收的Data1信息包中检测到错误则线路一侧装置设置这位。
应该在系统一侧装置具有计数器以跟踪线路一侧指示的在传送数据信息包中有多少次错误。主机应该能够一经要求即复位计数器。
·数据16位样本，首先以最高有效位移动。当线路一侧装置寄存器MCR中的控制位DATAMODE是1时，数据将采用下面的格式包括主叫用户ID比较器和振铃比较器的采样输出。对于主叫用户ID和振铃，3位表示以48kHz采样的3个1位比较器输出。每个字段的最高有效位是‘最旧的’位。主叫用户ID数据和振铃数据也经过查询检测器C1来获得。
·奇偶校验(PAR)这位是奇偶校验位，用于错误检测。使用信息包的头17位计算奇数奇偶校验。
9.2.5.2.2 Control2信息包定义
·中断(INT)当在线路一侧装置寄存器组产生“中断”事件时线路一侧装置设置这位。
注意只有GPl0寄存器能够产生中断。如AMC97 GPl0寄存器控制组定义中规定的，GPl0中断能够是产生的电平(‘0’或‘1’)或边沿(‘上升’或‘下降’)。更多的细节可以参见20424规范。RDO/LPR和～LPR比较器的输出应该连接到线路一侧装置的GPl0并且由SSD编程以根据任何振铃活动产生中断。在Control2信息包中发出中断信号之后，系统一侧装置将最可能在下面的帧中读出GPl0状态寄存器以识别中断源。
·地址这个字段包含被传送的控制/状态寄存器的地址。在写入的情况下，写的地址返回到系统一侧装置。
·高/低(H/L)控制位用于表示LSD正在寻址16位LSD寄存器的高字节还是低字节。如果正在寻址高字节这位设置为‘1’，否则设置为‘0’。
注意线路一侧装置DIB接口使用地址(6位)和H/L位实现逻辑8位寻址。高字节或低字节相互独立地传送(即主机不必用低字节接在高字节之后或者反过来也一样)。
·控制这个字段包含控制/状态字节。在响应写入的情况下，写到线路一侧装置的控制字节返回到系统一侧装置。
·错误(ERR)如果在来自系统一侧装置接收的Control1信息包中检测到错误则线路一侧装置设置这位。
应该在系统一侧装置上实现一个计数器以跟踪线路一侧表示在传送的控制信息包有多少次错误。注意错误接收的控制信息包将被线路一侧丢弃并且应该在下一帧中重新传送。主机应该能够一经要求即复位计数器。
·奇偶校验(PAR)这位是奇偶校验位，用于误差检测。使用信息包的头17位计算奇数奇偶校验。9.2.5.2.3.Data2bis信息包定义Data2bis信息包的内容与Data2信息包的内容相同。唯一的差别是如果LSD检测到接收的Data1bis信息包中的错误则仅设置ERR位。10.DIB同步-线路一侧借助于在每个帧一开始或者每当同步丢失时发送到线路一侧装置的特定的码元序列(FSP)可以获得/保持SSD(主)和LSD(从)之间的同步。当有足够的功率时(即正在接收功率时钟时)，LSD将总是响应以FSP开始的帧。当功率存在但LSD是‘睡眠状态’时，GPl0活动将使得LSD发送FSD到SSD，以请求唤醒。下面的图2包括了状态图。 10.1.DIB加电复位当系统加电时，线路一侧DIB接口缺省为收听模式，其中接收机等待来自SSD的数据帧和控制信息。系统一侧装置通过发送数据帧和控制信息到LSD来启动正常的操作(协议模式)。每次它完成帧的传输时，系统一侧将DIB反相并且“收听”从LSD返回的信息包。如果它在接下来的5位时间内没有接收到任何东西，它将DIB再次反相并且重新传送该帧。
帧的周期性重新传输继续直到线路一侧成功地接收到整个帧为止。当LSD检测到整个帧的结束时，LSD配置它的DIB接口作为输出并且在SSD RSP结束的5位时间内开始传送返回信息包。在SSD成功地从LSD接收到返回信息包之后，两个装置之间正常的通讯已经建立，并且SSD将发送周期性的帧到LSD。10.1.1冷复位通过完全停止功率时钟预定的毫秒数，允许LSD的VCC电压消耗，系统一侧装置可以在任何时间完成LSD的冷复位。然后系统一侧通过打开时钟并且完成上述的同步可以重新启动线路一侧装置。这种复位手段太慢并且应该仅用作最后的手段。另一方面，系统一侧装置可以写ID寄存器(VENl，寄存器16)以复位所有的寄存器位为缺省状态。10.2线路一侧唤醒概述如果线路一侧是‘睡眠状态’(即装置在收听模式并且功率时钟是140kHz)并且通过配置产生中断的任何GPl0来检测活动，线路一侧将产生报警信号给系统一侧装置。在报警SSD之后，LSD将立刻转换它的接口为接收模式。
报警信号将包括采用70kHz位速率(1/2功率时钟)的4个码元‘AABB’。这相应于数据位‘11110000’。注意‘A’和‘B’已经选择作为噪声容限特别信号，因为它们产生一个140kHz功率时钟的分谐波和70kHz位时钟的传送信号并且因此不大可能由印刷板或时钟噪声产生。
如10.1部分描述的，一旦检测到DIB数据线路上的活动，并且检验‘AABB’信号，系统一侧装置将提高功率时钟频率到4MHz，并且开始传送以FSP开始的帧。10.2.1唤醒时间预算主叫用户ID响应时间仿佛将最迫切的要求放在装置唤醒上，特别在D3Cold情况下(主机CPU是睡眠状态，功率限制到PCI插槽上)。主叫用户ID请求一般规定在报警信号(在最坏情况下的线路极性反相)和主叫用户ID数据开始之间最坏情况下为100毫秒时间。这样，要求用于线路一侧装置和DIB接口的最大唤醒和再同步时间将最好在100毫秒限制内。
‘AABB’系统一侧装置报警信号采用近似于60微秒用于线路一侧传送。估计SSD上的输出功率时钟将采用小于100微秒以在140kHz睡眠时钟和4MHz正常工作时钟之间转换。当140kHz时钟出现时功率已经出现在线路一侧装置上，所以不再需要另外的时间用于线路一侧电源的斜坡上升。这样，显示出有足够的时间可用于唤醒和开始计数SSD的主叫用户ID引擎的RING或CID_DATA。10.3线路一侧误差检测如下面描述的，线路一侧能够检测接收数据中若干种错误。在一些情况下，线路一侧对于错误的响应是停止与系统一侧装置的通讯。这表示系统一侧装置应该通过以FSP开始的帧重新唤醒线路一侧装置。10.3.1不合法的数据码元如果在FSP接收之后的任何时间线路一侧接收到‘A’或‘B’信号，两种类型错误中的一种已经发生。一个码元中的一半已经被破坏(‘0’＝‘01’或‘1’＝‘10’)，导致半个码元错误，或者由于系统一侧装置上时钟错过已经丢失同步。
如果RSP如协议中安排的被接收时线路一侧装置将确定哪个错误已经发生。如果RSP被较后或完全没有接收，则LSD将通过进入收听模式来响应该错误直到SSD发送以FSP开始的另一个帧为止。
如果RSP被按时接收，线路一侧装置检测出不合法数据码元错误，并且经过DIB的通讯继续而不用再同步。通过使用另一个数据信息包或丢弃控制信息包，线路一侧装置适当地进行反映并且在它的帧响应中设置适当的ERR位。10.3.2奇偶校验误差如果在Data1、Control1或Data1bis信息包结束时，信息包头17位的奇偶校验位与LSD计算的信息包中数据的奇偶校验不一致，则检测到奇偶校验误差。这种情况下的奇偶校验误差表示奇数个码元已经由‘0’变化为‘1’，或者反过来也一样。
如果任何信息包的奇偶校验位作为‘A’或‘B’码元被接收，它被破坏并且线路一侧检测到不合法的数据码元错误。
通过使用另一个数据信息包或丢弃控制信息包，线路一侧装置适当地进行反映，并且在它的帧响应中设置适当的ERR位。10.3.3.超时如果线路一侧装置不接收给定帧中的RSP作为码元58-61(或另一种情况的40-43)，在两个装置之间的同步丢失已经发生。在这种情况下，线路一侧装置将进入收听模式直到系统一侧发送以FSP开始的另一个帧为止。
在10.2部分描述的唤醒序列期间，系统一侧装置可能丢失线路一侧报警信号‘AABB’。在这种情况下，线路一侧装置会等待许多时钟周期，重新传送报警信号。重要的是LSD和SSD在重新传输之前并不等待相同数量的时钟(2MHz位时钟的4个周期)，以防止SSD FSP和LSD报警信号(FSP)在DIB上重复的碰撞以及随后无法唤醒。
线路一侧装置应该仍然接收140kHz‘睡眠状态’时钟。因此，线路一侧的每个‘时钟’相应于系统一侧(仍然具有4MHz的源)的29个时钟。采用小于100微秒来提高时钟，每70kHz时钟大约是14微秒。因此，在SSD帧能够由LSD发送和识别之前将占用最小的7个时钟。
如果SSD还没有开始发送FSP，线路一侧装置将在重新发送报警信号之前等待45个时钟。10.3.4错误条件伪码下面的伪码部分示出DIB协议的线路一侧实现如何处理不同的错误条件。
如果(线路一侧检测到Data1中的错误)则线路一侧不考虑Data1中接收的数据样本；线路一侧使用Data1bis中的数据样本来代替；线路一侧在Data2中设置ERR；结束如果(线路一侧检测到Data1bis中的错误)则线路一侧在Data2bis中设置ERR；结束如果(线路一侧检测到Control1中的错误)则线路一侧在Control2中发送空的控制信息包线路一侧在Control2中设置ERR；系统一侧在下面帧的Control1中重新发送控制信息包；结束如果(线路一侧丢失同步(丢失时钟，无FSP等…))线路一侧停止传输；系统一侧检测到没有联系；系统一侧重新传送帧；线路一侧检测FSP；通讯重新开始；结束11.线路一侧装置寄存器组(建议的)11.1要求建议的寄存器组允许多余的、未使用的，控制和状态位用于在第一个设计中没有实现的可预见的线路一侧控制和状态功能。11.2建议的实现下面建议的实现提供了如这个写入所需的已知的控制和状态功能。另外，寄存器被构造以致于在相关产品中使用时只要求最少的重新映射。
*寄存器要求3次连续的写入或读出而不用其它寄存器的中间写入或读出来实现变化。这防止这些寄存器被偶尔地改变，它将减少装置的功率消耗或复位寄存器。
注意(1)CID_DATA[2]是三个1位主叫用户ID样本中最旧的。
(2)为了中断产生(唤醒)，表示何时LSD经受不希望的线路电流丢失的LCL状态位映射到GPl0。振铃比较器输出(RDO/LPR)映射到GPl01，～LPR比较器输出映射到GPl02，以及VCR输出映射到GPl03。任何这些位的转换会引起线路一侧装置(当睡眠状态时)发送报警信号到系统一侧装置，使得系统一侧装置唤醒线路一侧装置并且处理该事件(主叫用户ID或振铃)。
(3)没有阴影并且用‘X’表示的位实际上不必在产品装置中实现。在被写入时它们没有影响，在被读出时会返回‘0’。在第一个产品装置中可以省略以黑灰色示出的位。如PRS中讨论的，DIB协议应该健壮地足以支持16个GPl0位。然而，该装置仅要求4个GPl0。类似地，用于VCR、RDO/LPR以及～LPR的第2和第3位用于未来使用并且不必在初始装置中实现。
(4)寄存器0保留作为空的寄存器，用于所有的控制信息包，这里不参考有效的寄存器。
(5)寄存器1到8包括编译码器内所有的调制解调器特定的寄存器。寄存器9是简单的GPl0数据寄存器，它包含当前的GPl0值，并且可以读出/写入。寄存器A是来自另一个设计的寄存器MISM和MCRl以及特定控制位的组合。
(6)寄存器B到D包括所有设计特定的控制和状态寄存器。
(7)寄存器F被保留。
(8)寄存器10包含6位修订码以识别LSD、以及将在以后定义的2个连接选择状态位。注意应该实现连接选择，使得连接线路的情况能够选择，防止在打包之后由于移动线路的非授权或偷偷地使能特性。对于这个寄存器的写入复位所有的寄存器位为缺省值。
(9)ADSEL选择根据2个ADSEL位将被译码为4个选择中的1个。11.2.1线路一侧装置寄存器位定义
权利要求
1.数据存取装置包括具有第一侧和第二侧的高压隔离势垒；系统一侧电路，耦合到所述高压隔离势垒的第一侧，所述系统一侧电路可配置为与主系统电路通讯；以及线路一侧电路，耦合到所述高压隔离势垒的第二侧，所述线路一侧可配置为与电话网络通讯，其中，信息以数字形式经过高压隔离势垒在系统一侧电路和线路一侧电路之间传递。
2.如权利要求1所述的数据存取装置，其中，所述高压隔离势垒包括一个电容。
3.如权利要求2所述的数据存取装置，其中高压隔离势垒还包括一个变压器，该变压器的初级耦合到系统一侧线路，次级耦合到线路一侧电路，变压器可配置成将来自系统一侧电路的功率提供到线路一侧电路。
4.如权利要求2所述的数据存取装置，其中高压隔离势垒还包括一个变压器，该变压器初级耦合到系统一侧线路，次级耦合到线路一侧电路，变压器可配置成将来自系统一侧电路的时钟信号提供到线路一侧电路。
5.如权利要求1所述的数据存取装置，其中高压隔离势垒包括第一电容和第二电容。
6.如权利要求5所述的数据存取装置，其中系统一侧电路包括第一收发信机电路用于与高压隔离势垒的双向通讯，以及其中线路一侧电路包括第二收发信机电路用于与高压隔离势垒的双向通讯，第一和第二收发信机电路被配置成经过第一和第二电容传送/接收差分信号以传递数字信息。
7.如权利要求5所述的数据存取装置，其中高压隔离势垒还包括一个变压器，该变压器初级耦合到系统一侧线路，次级耦合到线路一侧电路，变压器可配置成将来自系统一侧电路的功率提供到线路一侧电路。
8.如权利要求5所述的数据存取装置，其中高压隔离势垒还包括一个变压器，该变压器初级耦合到系统一侧线路，次级耦合到线路一侧电路，变压器可配置成将来自系统一侧电路的时钟信号提供到线路一侧电路。
9.如权利要求1所述的数据存取装置，其中高压隔离势垒包括一个变压器，
10.如权利要求1所述的数据存取装置，其中高压隔离势垒包括一个光耦合电路。
11.如权利要求1所述的数据存取装置，其中系统一侧电路包括编码器/译码器，并且其中系统一侧电路和线路一侧电路之间传递的数字信息包括由编码器/译码器产生的编码信息和由编码器/译码器用于译码的信息。
12.如权利要求1所述的数据存取装置，其中线路一侧电路包括编码器/译码器，并且其中系统一侧电路和线路一侧电路之间传递的数字信息包括由编码器/译码器产生的编码信息和由编码器/译码器用于译码的信息。
13.如权利要求1所述的数据存取装置，其中线路一侧电路包括可编程检测电路用于检测电话网络上预定的条件，并且其中系统一侧电路和线路一侧电路之间传递的数字信息包括用于编程检测电路的预定门限值的信息。
14.一个计算机系统包括数据总线；耦合到数据总线的处理器；以及耦合到数据总线的调制解调器，该调制解调器包括具有第一侧和第二侧的高压隔离势垒；系统一侧电路耦合到高压隔离势垒的第一侧，系统一侧电路可配置成与主系统电路通讯；以及线路一侧电路耦合到高压隔离势垒的第二侧，线路一侧可配置成与电话网络通讯；其中信息以数字形式经过高压隔离势垒在系统一侧电路和线路一侧电路之间传递。
15.如权利要求14所述的计算机系统，其中高压隔离势垒包括一个电容。
16.如权利要求15所述的计算机系统，其中高压隔离势垒包括一个变压器，该变压器初级耦合到系统一侧线路，次级耦合到线路一侧电路，变压器可配置成将来自系统一侧电路的功率提供到线路一侧电路。
17.如权利要求15所述的计算机系统，其中高压隔离势垒包括一个变压器，该变压器初级耦合到系统一侧线路，次级耦合到线路一侧电路，变压器可配置成将来自系统一侧电路的时钟信号提供到线路一侧电路。
18.如权利要求14所述的计算机系统，其中高压隔离势垒包括第一电容和第二电容。
19.如权利要求18所述的计算机系统，其中系统一侧电路包括第一收发信机电路用于与高压功率势垒的双向通讯，并且其中线路一侧电路包括第二收发信机电路用于与高压功率势垒的双向通讯，第一和第二收发信机电路被配置成经过第一和第二电容传送/接收差分信号以传递数字信息。
20.如权利要求14所述的计算机系统，其中线路一侧电路包括编码器/译码器，其中在系统一侧电路和线路一侧电路之间传递的数字信息包括由编码器/译码器产生的编码信息和由编码器/译码器译码的信息。
全文摘要
调制解调器利用在线路一侧电路包括电话网络接口和在系统一侧电路包括主系统接口的DAA。线路一侧电路和主系统一侧电路通过高压隔离势垒分开。根据本发明,高压隔离势垒和其他DAA电路被配置使得信息可以采用数字形式在系统一侧电路和线路一侧电路之间传递。在本发明的一个实施例中,高压隔离势垒包括一单个电容用于传递双向数字数据。在本发明的另一个实施例中,在高压隔离势垒中提供一对电容,数字信号以差分方式驱动。在本发明的另一个实施例中,变压器用于经过高压隔离势垒提供时钟信号和功率,同时一对电容(或第二个变压器)用于传递双向数据。
文档编号H04M11/06GK1333971SQ99815471
公开日2002年1月30日 申请日期1999年11月3日 优先权日1998年11月16日
发明者拉斐尔·拉哈明, 托马·格雷·博伊特勒 申请人:科内森特系统公司