专利名称：码分多址扩频无线通信系统基站的基带成形滤波器的利记博彩app
技术领域：
本发明涉及码分多址(CDMA)扩频无线通信系统基站的收发信机，尤其涉及该收发信机的发射部分的基带成形滤波器。
图1示出CDMA扩频无线通信系统的基站收发信机之发射部分的框图。其中，标号101为信源编码装置，102为信道编码装置，103为扩频调制装置，104为波形成形装置，105为数/模转换装置，以及106为发射机装置。扩频调制装置103将速率低、频谱范围窄的原始信息用速率较高的伪随机码进行扩频编码，形成具有较宽频谱的宽带信号。为避免对邻近信道的较宽频谱造成干扰，不能直接将经扩频的信号送至射频调制。因此，在CDMA通信系统中，需要在发射部分采用波形成形滤波器104来限制发射波形的频谱。一般，为了防止码间干扰，需采用多倍速采样，另外，为了使滤波器具有较好的特性，其阶数很高。例如，在按TIA/EIA/IS 95-A标准定义的CDMA无线通信系统中，若规定扩频码的速率为1.2288MCPS，并且采用四倍速采样，则波形成形滤波器的阶数为48。
现在描述传统的波形成形滤波器的结构。当阶数为48时，波形成形滤波器的方程为y(m)＝x(m)×h(1)+x(m-1)×h(2)+x(m-2)×h(3)+...+x(m-47)×h(48)(1)其中，x(m-i)为在(m-i)时刻的滤波器输入信号，而h(j)(1≤j≤48)是滤波器系数。
设输入信号s(t)为p位二进制表示(sp-1sp-2…s1s0)，其速率为Fs。若采用四倍速采样，即采样速率为4×Fs，则在式(1)中x(4×t)＝s(t)，x(4×t+1)＝0，x(4×t+2)＝0，x(4×t+3)＝0(2)通常，采用图2所示的结构来实现方程(1)。在此图中，每个标号201-1，201-2，...，201-48都代表p个D型触发器，每个标号202-1，202-2，...，202-48都代表一个p位×8位乘法器，而标号203是加法器。若采用专用集成电路(ASIC)或现场可编程门阵列(FPGA)来实现此结构，则硬件耗费极大；若采用数字信号处理器(DSP)来实现此结构，则运算量约需60MIPS，花费成本太高。
本发明的目的在于提供一种硬件耗费较小且成本较低的用于码分多址扩频无线通信系统基站收发信机的基带成形滤波器。
本发明的基带成形滤波器包括串并转换器模块，用于将并行的二进制输入信号转换为串行信号；串接的D型触发器模块组，它包括多个D型触发器模块，由串并转换模块输出的串行信号依次通过串接的多个D型触发器模块，而由每个D型触发器模块的一个输出端构成一个输出端组，用于输出多路信号；第一多路选择器模块，具有一个输入端组和两个输出端组，其输入端组与D型触发器模块的输出端组相连接，用于对D型触发器模块组输出的多路信号作适当的切换；第一查询表模块组，它包括多个查询表模块，每个查询表模块具有多个输入端和一个输出端，多个查询表模块的所有的输入端构成一个输入端组，该输入端组与第一多路选择器模块的一个输出端组相连接，用于接收经第一多路选择器模块组切换的多路信号，作为第一查询表模块组所需的输入数据，而多个查询表模块的多个输出端构成一个输出端组；第二查询表模块组，它包括多个查询表模块，每个查询表模块具有多个输入端和一个输出端，多个查询表模块的所有的输入端构成一个输入端组，该输入端组与第一多路选择器模块的另一个输出端组相连接，用于接收经第一多路选择器模块组切换的多路信号，作为第二查询表模块组所需的输入数据，而多个查询表模块的多个输出端构成一个输出端组；第二多路选择器模块，它具有两个输入端组和一个输出端组，两个输入端组分别与第一查询表模块的输出端组以及第二查询表模块的输出端组相连接，用于接收由第一查询表模块组或第二查询表模块组输出的数据；加法器模块，它具有一个输入端组和一个输出端，其输入端组与第二多路选择器模块的输出端组相连接，用于接收从第二查询表模块组输出的数据并相加；加/减法器模块，它具有两个输入端和一个输出端，其中，一个输入端与加法器模块的输出端相连接；锁存器模块，其输入端与加/减法器的输出端相连接，其输出端与加/减法器的另一个输入端相连接，锁存器模块与加/减法器模块一起工作，以得出最后的结果；以及控制器模块，用于对各个模块的运行进行控制。
根据本发明，在输入信号为p位二进制信号，速率为Fs，并且采用q倍速采样时，控制器模块以1/Fs为周期控制串并转换模块，并以1/(q×Fs)为周期控制第一多路选择器模块、第二多路选择器模块、加/减法器模块以及锁存器模块，在速度为Fs×p×q的系统时钟的控制下，串并转换模块、D型触发器模块组、第一查询表模块组、第二查询表模块组以及加法器模块都以Fs×p×q的速率运行，从而基带成形滤波器对输入的二进制信号进行全串行流水线处理。
下面结合附图详细叙述本发明。在这些附图中图1示出常规CDMA扩频无线通信系统的基站收发信机发射部分的框图；图2是现有技术的基带成形滤波器的结构框图；图3是根据本发明的基带成形滤波器的结构框图。
首先，扼要地说明导出本发明的基带成形滤波器结构所采用的设计方法。为确定起见，设定滤波器的阶数为48，并且采取四倍速采样。再考虑到滤波器系数的偶对称分布h(1)＝h(48)，h(2)＝h(47)，...，h(24)＝h(25)(3)就可分别得出y(4×t)，y(4×t+1)，y(4×t+2)和y(4×t+3)的表示式。对这些表示式加以分析，可以归纳出下述六个查询表L1out＝L1(i1，i2，i3，i4)＝i1×h(1)+i2×h(5)+i3×h(9)+i4×h(13) (4)L2out＝L2(I1，i2，i3，i4)＝i1×h(2)+i2×h(6)+i3×h(10)+i4×h(14)(5)L3out＝L3(i1，i2，i3，i4)＝i1×h(3)+i2×h(7)+i3×h(11)+i4×h(15)(6)L4out＝L4(i1，i2，i3，i4)＝i1×h(4)+i2×h(8)+i3×h(12)+i4×h(16)(7)L5out＝L5(i1，i2，i3，i4)＝i1×h(17)+i2×h(21)+i3×h(25)+i4×h(29) (8)L6out＝L6(i1，i2，i3，i4)＝i1×h(18)+i2×h(22)+i3×h(26)+i4×h(30) (9)从而y(4×t)＝L1[s(t)，s(t-1)，s(t-2)，s(t-3)]+L4[s(t-11)，s(t-10)，s(t-9)，s(t-8)]+L5[s(t-4)，s(t-5)，s(t-6)，s(t-7)](10)y(4×t+1)＝L2[s(t)，s(t-1)，s(t-2)，s(t-3)]+L3[s(t-11)，s(t-10)，s(t-9)，s(t-8)]
+L6[s(t-4)，s(t-5)，s(t-6)，s(t-7)](11)y(4×t+2)＝L2[s(t-11)，s(t-10)，s(t-9)，s(t-8)]+L3[s(t)，s(t-1)，s(t-2)，s(t-3)]+L6[s(t-7)，s(t-6)，s(t-5)，s(t-4)](12)y(4×t+3)＝L1[s(t-11)，s(t-10)，s(t-9)，s(t-8)]+L4[s(t)，s(t-1)，s(t-2)，s(t-3)]+L5[s(t-7)，s(t-6)，s(t-5)，s(t-4)](13)式(10)～(13)可用图3的结构来实现。
在图3中，标号301为完成串并转换功能的串并转换器模块。一旦系统时钟clk采样到信号ps为高电平时，就采样输入p位的信号sp-1sp-2…s1s0，并且在一个码片周期中把这p位信号串行输出至D型触发器(DFFs)模块组302。模块组302一共有12个DFFs模块302-1，302-2，...，302-12，而每个DFFs模块由p个串行移位寄存器组成。由模块组302输出的12路信号在波形成形滤波器的相位信息lp的控制下，经过第一多路选择器模块303(MUX1)生成第一查询表模块组304(L1，L4，L5)和第二查询表模块组305(L2，L3，L6)所需的输入数据。其中，lp＝0，1，2和3分别代表n＝4×t，n＝4×t+1，n＝4×t+2和n＝4×t+3状态，它以4×Fs的速率跳变。
当lp＝0或1时，12个数据s(t)，s(t-1)，s(t-2)，...，s(t-11)被重新排序和组合为三个数据组[s(t)，s(t-1)，s(t-2)，s(t-3)]，[s(t-11)，s(t-10)，s(t-9)，s(t-8)]，[s(t-4)，s(t-5)，s(t-6)，s(t-7)]而每个数据组分别被送至第一查询表模块组的L1，L4和L5。
当lp＝2或3时，12个数据s(t)，s(t-1)，s(t-2)，...，s(t-11)被重新排序和组合为三个数据组[s(t-11)，s(t-10)，s(t-9)，s(t-8)]，[s(t)，s(t-1)，s(t-2)，s(t-3)]，[s(t-7)，s(t-6)，s(t-5)，s(t-4)]而每个数据组分别被送至第二查询表模块组的L2，L3和L6。
在lp的控制下，两个查询表模块组304和305的输出(二进制精度k＞9)经过第二多路选择器模块306(MUX2)而生成M1，M2和M3当lp＝0或3时，
M1＝L1out，M2＝L4out，M3＝L5out当lp＝1或2时，M1＝L2out，M2＝L3out，M3＝L6out把M1，M2和M3在加法器模块307中累加，生成与滤波器某个子相位i(0≤i≤p-1)对应的信号Ii，即Ii＝s(m)i×h(1)+s(m-1)i×h(2)+...+s(m-47)i×h(48)(0≤i≤p-1) (14)根据二进制带符号数的乘法规则，方程(1)等价于y(m)＝I0+2×I1+22×I2+...+2p-2×Ip-2-2p-1×Ip-1(15)用标号为308的加/减法器模块和标号为309的锁存器模块来完成式(15)所要求的积分和锁存任务，即t0＝I0(16)tk＝tk-1+2k×Ik(k＝1，2，...，p-2)(17)y(m)＝tp-2-2p-1×Ip-1(18)按(16)和(17)式计算的中间结果t0，t1，…，tp-2存储在锁存器模块309中，而相加或相减运算由控制器模块310输出的“+/-”指令控制。在计算(17)式时，控制器模块310输出“+”指令，而在由(18)式计算最后结果y(m)时，控制器模块310输出“-”指令。
从上面的分析可以看出，本发明的波形成形滤波器具有下述特点1.串接的D型触发器模块302仅按Fs的速率采样，这样，它占用的存储器的大小仅为按4×Fs的速率采样时占用的存储器大小的四分之一。
2.通过采用两个多路选择器模块303和306，使得4输入的查询表模块的个数从12个减少到6个。
3.在4×p×Fs的系统时钟速率下，滤波器对输入的p位精度的二进制信号进行全串行流水线处理，从而大大降低了硬件耗费。
4.采用4输入的查询表模块来存储中间运算结果，这样可以得到大量常用的FPGA芯片的支持，有利于降低成本。
5.可以采用价格较低的FPGA芯片，而不必采用价格昂贵的芯片(例如，带有RAM的芯片)来实现本发明的波形成形滤波器。
在上述较佳的波形成形滤波器的设计中，滤波器的阶数为48。但是，也可以设计阶数异于48的滤波器。显然，此时虽然可以保持本发明的基本框架，但要重新考虑对各个模块的具体要求。
在上述较佳的波形成形滤波器的设计中，为防止码间干扰，对输入信号采用四倍速采样。但是，也可以采用其他的采样速率。当然，这时也要运用本发明的设计思路重新进行设计。
在上述较佳的波形成形滤波器的设计中，考虑到可以获得多种常用FPGA芯片的支持而把每个查询表都做成4输入的。但是，查询表的输入采取其他数目也是可能的。显然，这时要修改有关模块的设计。
为了检验本发明的实际效果，发明人采用了Altera公司的型号为EPF10K50-3的芯片作为硬件，并且运用与之配套的Maxplus II软件进行编译，可以在一片FPGA芯片上实现两个上述的波形成形滤波器。实践证明，可以用价格较便宜的芯片和耗费较少的硬件资源来实现本发明的波形成形滤波器，而且系统使用的最高时钟速度达46.29MHz。根据TIA/EIA/IS95-A的规定，若Fs＝1.2288MHz，取p＝8，则要求系统达到的最高时钟速度为8×4×1.2288＝39.3216MHz，还低于可以达到的46.29MHz。
虽然已结合了一个较佳实施例详细叙述了本发明的基带波形成形滤波器的设计，然而，应当明白，熟悉本领域的人运用本发明的设计思路可以对上述实施例中一些模块的细节作出各种变更。所有这些变更都不超出所附的权利要求书所限定的范围。
权利要求
1.一种用于码分多址扩频无线通信系统基站收发信机的基带成形滤波器，其特征在于，包括串并转换器模块，用于将并行的二进制输入信号转换为串行信号；串接的D型触发器模块组，它包括多个D型触发器模块，由所述串并转换器模块输出的所述串行信号依次通过所述串接的多个D型触发器模块，而由每个所述D型触发器模块的一个输出端构成一个输出端组，用于输出多路信号；第一多路选择器模块，具有一个输入端组和两个输出端组，所述输入端组与所述D型触发器模块的所述输出端组相连接，用于对所述D型触发器模块组输出的多路信号作适当的切换；第一查询表模块组，它包括多个查询表模块，每个所述查询表模块具有多个输入端和一个输出端，所有的所述输入端构成一个输入端组，所述输入端组与所述第一多路选择器模块的一个所述输出端组相连接，用于接收经所述第一多路选择器模块组所切换的多路信号作为所述第一查询表模块组所需的输入数据，而所述多个输出端构成一个输出端组；第二查询表模块组，它包括多个查询表模块，每个所述查询表模块具有多个输入端和一个输出端，所有的所述输入端构成一个输入端组，所述输入端组与所述第一多路选择器模块的另一个所述输出端组相连接，用于接收经所述第一多路选择器模块所切换的多路信号作为所述第二查询表模块组所需的输入数据，而所述多个输出端构成一个输出端组；第二多路选择器模块，它具有两个输入端组和一个输出端组，所述两个输入端组分别与所述第一查询表模块的所述输出端组以及所述第二查询表模块的所述输出端组相连接，用于接收由所述第一查询表模块组或所述第二查询表模块组输出的数据；加法器模块，它具有一个输入端组和一个输出端，所述输入端组与所述第二多路选择器模块的所述输出端组相连接，用于接收从所述第二查询表模块组输出的数据并相加；加/减法器模块，它具有两个输入端和一个输出端，其中，一个所述输入端与所述加法器模块的所述输出端相连接；锁存器模块，其输入端与所述加/减法器的所述输出端相连接，其输出端与所述加/减法器的另一个所述输入端相连接，所述基带成形滤波器的输出由所述锁存器模块的输出端得到；以及控制器模块，用于对所述各个模块的运行进行控制。
2.如权利要求1所述的基带成形滤波器，其特征在于，在输入信号为p位二进制信号，速率为Fs，并且采用q倍速采样时，所述控制器模块以1/Fs为周期控制所述串并转换器模块，并以1/(q×Fs)为周期控制所述第一多路选择器模块、所述第二多路选择器模块、所述加/减法器模块以及所述锁存器模块，在速度为p×q×Fs的系统时钟的控制下，所述串并转换器模块、所述D型触发器模块组、所述第一查询表模块组、所述第二查询表模块组以及所述加法器模块都以p×q×Fs的速率运行，从而所述基带成形滤波器对输入的二进制信号进行全串行流水线处理。
3.如权利要求2所述的基带成形滤波器，其特征在于，所述滤波器的阶数为48。
4.如权利要求3所述的基带成形滤波器，其特征在于，取q＝4，即，采用四倍速采样。
5.如权利要求4所述的基带成形滤波器，其特征在于，所述D型触发器模块组包括12个串接的D型触发器模块，所述D型触发器模块组共有12个输出端。
6.如权利要求4所述的基带成形滤波器，其特征在于，所述第一多路选择器模块具有由12个输入端构成的一个输入端组，以及由24个输出端构成的两个输出端组，每个所述输出端组包括12个输出端。
7.如权利要求4所述的基带成形滤波器，其特征在于，所述第一查询表模块组包括3个查询表模块，每个所述查询表模块具有4个输入端和一个输出端。
8.如权利要求4所述的基带成形滤波器，其特征在于，所述第二查询表模块组包括3个查询表模块，每个所述查询表模块具有4个输入端和一个输出端。
9.如权利要求4所述的基带成形滤波器，其特征在于，所述第二多路选择器模块具有6个输入端和3个输出端。
10.如权利要求4所述的基带成形滤波器，其特征在于，所述加法器模块具有3个输入端和1个输出端。
11.如权利要求4所述的基带成形滤波器，其特征在于，由所述控制器对所述加/减法器输出的指令控制所述加/减法器作相加或相减运算。
12.如权利要求4所述的基带成形滤波器，其特征在于，可以采用单块现场可编程门阵列芯片实现至少一个所述基带成形滤波器。
全文摘要
一种用于码分多址扩频无线通信系统基站的收发信机的发射部分的基带成形滤波器,由于对输入的二进制信号进行全串行流水线处理,因而硬件开销较少。所述滤波器包括串并转换器模块、串接的D型触发器模块组、第一多路选择器模块、第一查询表模块组、第二查询表模块组、第二多路选择器模块、加法器模块、加/减法器模块、锁存器模块以及控制器模块,整个结构可以采用低价位的FPGA芯片来实现。
文档编号H04L25/03GK1248115SQ98119238
公开日2000年3月22日 申请日期1998年9月11日 优先权日1998年9月11日
发明者周红 申请人:深圳市华为技术有限公司